KR102618521B1 - 래치 비교기, 상기 래치 비교기를 이용하는 클럭 생성 회로 및 반도체 장치 - Google Patents

래치 비교기, 상기 래치 비교기를 이용하는 클럭 생성 회로 및 반도체 장치 Download PDF

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Abstract

래치 비교기는 제 1 증폭 회로, 제 2 증폭 회로 및 래치 회로를 포함할 수 있다. 제 1 증폭 회로는 반도체 장치의 동작 속도가 상대적으로 느릴 때 제 1 및 제 2 입력 신호에 기초하여 제 1 및 제 2 출력 노드의 전압 레벨을 변화시킬 수 있다. 제 2 증폭 회로는 상기 반도체 장치의 동작 속도가 상대적으로 빠를 때 상기 제 1 및 제 2 입력 신호에 기초하여 제 3 및 제 4 출력 노드의 전압 레벨을 변화시킬 수 있다. 상기 래치 회로는 상기 반도체 장치의 동작 속도에 따라 상기 제 1 및 제 2 출력 노드의 전압 레벨에 기초하여 제 1 및 제 2 래치 신호를 생성하거나 상기 제 3 및 제 4 출력 노드의 전압 레벨에 기초하여 상기 제 1 및 제 2 래치 신호를 생성할 수 있다.

Description

래치 비교기, 상기 래치 비교기를 이용하는 클럭 생성 회로 및 반도체 장치 {LATCHED COMPARATOR, CLOCK SIGNAL GENERATING CIRCUIT AND SEMICONDUCTOR APPARATUS USING THE LATCHED COMPARATOR}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 클럭 신호를 생성하는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 클럭 신호에 동기되어 동작할 수 있다. 일반적으로, 프로세서 또는 컨트롤러와 같은 마스터 장치들은 위상 고정 루프 회로와 같은 클럭 생성 회로를 통해 시스템 클럭 신호를 생성할 수 있다. 메모리 장치와 같은 슬레이브 장치들은 클럭 버스를 통해 상기 마스터 장치로부터 생성된 시스템 클럭 신호를 수신할 수 있다. 상기 슬레이브 장치는 상기 시스템 클럭 신호를 수신하고, 상기 시스템 클럭 신호로부터 내부 클럭 신호를 생성할 수 있다. 예를 들어, 메모리 장치는 내부 클럭 생성 회로를 구비하여 시스템 클럭 신호로부터 다양한 위상을 갖는 내부 클럭 신호들을 생성할 수 있다.
본 발명의 실시예는 입력 신호의 전압 레벨의 범위에 따라 주로 동작하는 트랜지스터를 제외한 나머지 트랜지스터들이 출력 신호의 전압 레벨에 영향을 미치는 것을 최소화시킬 수 있는 래치 비교기를 제공할 수 있다.
본 발명의 실시예는 클럭 신호의 듀티를 감지하고, 감지된 듀티 비를 비교 및 래치하여 래치된 결과에 기초하여 내부 클럭 신호를 생성할 수 있는 클럭 생성 회로 및 이를 포함하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 래치 비교기는 주파수 감지 신호 및 제 1 인에이블 신호에 기초하여 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 제 1 출력 노드 및 제 2 출력 노드 중 하나를 제 1 전압 레벨로 변화시키는 제 1 증폭 회로; 제 2 인에이블 신호에 기초하여 상기 제 1 입력 신호 및 상기 제 2 입력 신호를 증폭하여 제 3 출력 노드 및 제 4 출력 노드 중 하나를 제 2 전압 레벨로 변화시키고, 상기 제 2 전압 레벨은 상기 제 1 전압 레벨보다 낮은 제 2 증폭 회로; 및 상기 주파수 감지 신호 및 상기 제 2 인에이블 신호에 기초하여 상기 제 1 출력 노드 및 상기 제 2 출력 노드의 전압 레벨에 기초하여 제 1 래치 신호 및 제 2 래치 신호를 생성하거나 상기 제 3 출력 노드 및 상기 제 4 출력 노드의 전압 레벨에 기초하여 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 생성하는 래치 회로를 포함할 수 있다.
본 발명의 실시예에 따른 래치 비교기는 제 1 입력 신호 및 제 2 입력 신호의 전압 레벨이 제 1 범위일 때, 상기 제 1 입력 신호 및 상기 제 2 입력 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드 중 하나를 제 1 전압 레벨로 변화시키고, 상기 제 1 입력 신호 및 상기 제 2 입력 신호의 전압 레벨이 상기 제 1 범위보다 높은 제 2 범위일 때, 상기 제 1 입력 신호 및 상기 제 2 입력 신호에 기초하여 제 3 출력 노드 및 제 4 출력 노드 중 하나를 제 2 전압 레벨로 변화시키며, 상기 제 2 전압 레벨은 상기 제 1 전압 레벨보다 낮은 증폭 회로; 및 상기 제 1 입력 신호 및 상기 제 2 입력 신호의 전압 레벨이 상기 제 1 범위일 때, 상기 제 1 출력 노드 및 상기 제 2 출력 노드의 전압 레벨에 기초하여 제 1 래치 신호 및 제 2 래치 신호를 생성하고, 상기 제 1 입력 신호 및 상기 제 2 입력 신호의 전압 레벨이 상기 제 2 범위일 때, 상기 제 3 출력 노드 및 상기 제 4 출력 노드의 전압 레벨에 기초하여 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 생성하는 래치 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 클럭 신호의 주파수를 감지하여 주파수 감지 신호를 생성하는 주파수 감지기; 적어도 2개의 내부 클럭 신호에 기초하여 제 1 범위 및 제 2 범위 중 하나에 포함되는 전압 레벨을 갖는 제 1 감지 신호 및 제 2 감지 신호를 생성하는 듀티 감지기; 상기 주파수 감지 신호에 기초하여 상기 제 1 범위에 포함되는 전압 레벨을 갖는 상기 제 1 감지 신호 및 상기 제 2 감지 신호를 증폭하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키는 제 1 증폭 회로; 상기 주파수 감지 신호에 기초하여 상기 제 2 범위에 포함되는 전압 레벨을 갖는 상기 제 1 감지 신호 및 상기 제 2 감지 신호를 증폭하여 제 3 출력 노드 및 제 4 출력 노드의 전압 레벨을 변화시키는 제 2 증폭 회로; 및 상기 주파수 감지 신호에 기초하여 상기 제 1 출력 노드 및 상기 제 2 출력 노드의 전압 레벨에 기초하여 제 1 래치 신호 및 제 2 래치 신호를 생성하거나, 상기 제 3 출력 노드 및 상기 제 4 출력 노드의 전압 레벨에 기초하여 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 생성하는 래치 회로를 포함할 수 있다.
본 발명의 실시예는 반도체 장치의 동작 속도에 맞춰 정확한 출력 신호를 생성할 수 있는 래치 비교기를 제공할 수 있다. 본 발명의 실시예는 내부 클럭 신호의 듀티 비를 정확하게 감지하여 상기 내부 클럭 신호의 듀티 비를 효율적으로 보정할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치 중 내부 클럭 생성 회로의 구성을 보여주는 도면,
도 3은 도 2에 도시된 에지 펄스 생성기의 동작을 보여주는 도면,
도 4는 도 2에 도시된 듀티 감지기의 구성을 보여주는 도면,
도 5는 도 4에 도시된 듀티 감지기의 동작을 보여주는 도면,
도 6a는 반도체 장치의 동작 속도에 따른 제 1 및 제 2 에지 펄스 신호의 파형을 보여주는 도면,
도 6b는 도 6a에 도시된 제 1 및 제 2 에지 펄스 신호에 따른 제 1 및 제 2 감지 신호의 전압 레벨을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 래치 비교기의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 래치 비교기의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110)는 상기 제 2 반도체 장치(120)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(110)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(120)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(120)는 복수의 버스를 통해 상기 제 1 반도체 장치(110)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 클럭 버스(101), 커맨드 어드레스 버스(102), 데이터 버스(103) 및 데이터 스트로브 버스(104) 등을 포함할 수 있다. 상기 클럭 버스(101) 및 커맨드 어드레스 버스(102)는 단방향 버스일 수 있고, 상기 데이터 버스(103) 및 상기 데이터 스트로브 버스(104)는 양방향 버스일 수 있다. 상기 제 2 반도체 장치(120)는 클럭 버스(101)를 통해 상기 제 1 반도체 장치(110)와 연결되고, 상기 클럭 버스(101)를 통해 시스템 클럭 신호(CLK)를 수신할 수 있다. 상기 시스템 클럭 신호(CLK)는 싱글 엔디드 (single ended) 신호로 전송될 수도 있고, 상보 신호와 함께 차동 (differential) 신호로 전송될 수도 있다. 상기 제 2 반도체 장치(120)는 상기 커맨드 어드레스 버스(102)를 통해 상기 제 1 반도체 장치(110)와 연결되고, 상기 커맨드 어드레스 버스(102)를 통해 상기 제 1 반도체 장치(110)로부터 커맨드 어드레스 신호(CA)를 수신할 수 있다. 상기 커맨드 어드레스 신호(CA)는 복수의 비트를 포함할 수 있다. 상기 제 2 반도체 장치(120)는 상기 시스템 클럭 신호(CLK)에 동기하여 상기 커맨드 어드레스 신호(CA)를 수신할 수 있다. 상기 제 2 반도체 장치(120)는 데이터 버스(103)를 통해 상기 제 1 반도체 장치(110)와 연결되고, 상기 데이터 버스(103)를 통해 상기 제 1 반도체 장치(110)로부터 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(110)로 데이터(DQ)를 전송할 수 있다. 상기 제 2 반도체 장치(120)는 상기 데이터 스트로브 버스(104)를 통해 상기 제 1 반도체 장치(110)와 연결되고, 상기 데이터 스트로브 버스(104)를 통해 데이터 스트로브 신호(DQS)를 상기 제 1 반도체 장치(110)로 전송하거나 상기 제 1 반도체 장치(110)로부터 상기 데이터 스트로브 신호(DQS)를 수신할 수 있다. 상기 데이터 스트로브 신호(DQS)는 상기 데이터(DQ)에 동기되는 클럭 신호로서 상기 제 1 및 제 2 반도체 장치(110, 120) 사이에서 데이터(DQ)가 전송될 때, 상기 데이터(DQ)의 전송 타이밍에 동기되어 전송될 수 있다.
상기 제 1 반도체 장치(110)는 클럭 생성 회로(111) 및 클럭 전송기(112, TX)를 포함할 수 있다. 상기 클럭 생성 회로(111)는 상기 시스템 클럭 신호(CLK)를 생성할 수 있다. 상기 클럭 생성 회로(111)는 위상 고정 루프 (Phase Locked Loop) 회로와 같은 클럭 생성기를 포함할 수 있다. 상기 클럭 전송기(112)는 상기 클럭 버스(101)와 연결되어 상기 클럭 버스(101)를 구동할 수 있다. 상기 클럭 전송기(112)는 상기 클럭 생성 회로(111)의 출력에 기초하여 상기 클럭 버스(101)를 구동함으로써, 상기 시스템 클럭 신호(CLK)를 상기 제 2 반도체 장치(120)로 전송할 수 있다.
상기 제 2 반도체 장치(120)는 클럭 수신기(121, RX), 지연 고정 루프 회로(DLL 회로, 122), 내부 클럭 생성 회로(123), 클럭 트리(124) 및 데이터 스트로브 전송기(125, TX)를 포함할 수 있다. 상기 클럭 수신기(121)는 상기 클럭 버스(101)와 연결되고, 상기 클럭 버스(101)를 통해 상기 제 1 반도체 장치(110)로부터 전송된 상기 시스템 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 수신기(121)는 상기 시스템 클럭 신호(CLK)를 수신하여 기준 클럭 신호(CLKREF)를 생성할 수 있다. 상기 지연 고정 루프 회로(122)는 상기 기준 클럭 신호(CLKREF)를 지연시켜 지연 클럭 신호(CLKD)를 생성할 수 있다. 상기 지연 고정 루프 회로(122)는 상기 제 2 반도체 장치(120)가 상기 시스템 클럭 신호(CLK)를 수신하면서 발생되는 지연 시간을 보상할 수 있다. 상기 지연 고정 루프(122)는 상기 제 2 반도체 장치(120)에서 발생되는 지연량을 모델링한 레플리카를 구비할 수 있고, 상기 기준 클럭 신호(CLKREF)를 지연시켜 상기 지연 클럭 신호(CLKD)를 생성할 수 있다.
상기 내부 클럭 생성 회로(123)는 상기 지연 클럭 신호(CLKD)를 수신하여 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 상기 내부 클럭 생성 회로(123)는 상기 지연 클럭 신호(CLKD)로부터 서로 다른 위상을 갖는 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 예를 들어, 상기 내부 클럭 생성 회로(123)는 순차적으로 0도, 90도, 180도 및 270도의 위상을 갖는 4개의 내부 클럭 신호(INCLK)를 생성할 수 있다. 상기 내부 클럭 생성 회로(123)는 상기 내부 클럭 신호(INCLK)의 듀티 비를 감지하고, 상기 내부 클럭 신호(INCLK)의 듀티 비를 보정할 수 있다. 예를 들어, 상기 내부 클럭 생성 회로(123)는 상기 내부 클럭 신호(INCLK)의 하이 레벨 구간과 로우 레벨 구간의 듀티 비가 50대 50이 될 수 있도록 듀티 비를 조절할 수 있다. 상기 내부 클럭 생성 회로(123)는 상기 지연 클럭 신호(CLKD)를 분주시켜 상기 내부 클럭 신호(INCLK)를 생성할 수 있다. 예를 들어, 상기 내부 클럭 생성 회로(123)는 상기 지연 클럭 신호(CLKD)의 주파수를 2분주하여, 상기 지연 클럭 신호(CLKD)보다 낮은 주파수를 갖는 상기 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다.
상기 클럭 트리(124)는 상기 내부 클럭 신호(INCLK)를 지연시킬 수 있다. 상기 클럭 트리(124)는 상기 내부 클럭 신호(INCLK)가 상기 제 2 반도체 장치(120)로부터 출력되는 데이터(DQ)와 동기될 수 있도록 상기 내부 클럭 신호(INCLK)를 지연시킬 수 있다. 상기 클럭 전송기(125)는 상기 클럭 트리(124)의 출력을 수신하고, 상기 데이터 스트로브 버스(104)와 연결될 수 있다. 상기 클럭 전송기(125)는 상기 클럭 트리(124)의 출력에 기초하여 상기 데이터 스트로브 버스(104)를 구동함으로써, 상기 데이터 스트로브 신호(DQS)를 상기 제 1 반도체 장치(110)로 전송할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치 중 내부 클럭 생성 회로(200)의 구성을 보여주는 도면이다. 도 2에 도시된 구성요소들은 도 1에 도시된 상기 제 2 반도체 장치(120)의 상기 내부 클럭 생성 회로(123)로 적용될 수 있다. 또한, 상기 내부 클럭 생성 회로(200)를 구성하는 구성 요소 중 적어도 일부 또는 전부는 상기 제 1 반도체 장치(110)에 구비될 수도 있다. 도 2에서, 상기 내부 클럭 생성 회로(200)는 멀티 페이즈 클럭 생성기(210), 주파수 감지기(220), 듀티 감지 회로(230) 및 래치 비교기(240)를 포함할 수 있다. 상기 멀티 페이즈 클럭 생성기(210)는 도 1에 도시된 지연 고정 루프 회로(122)로부터 출력된 지연 클럭 신호(CLKD)를 수신하여 제 1 내부 클럭 신호(ICLK), 제 2 내부 클럭 신호(QCLK), 제 3 내부 클럭 신호(IBCLK) 및 제 4 내부 클럭 신호(QBCLK)를 생성할 수 있다. 상기 멀티 페이즈 클럭 생성기(210)는 상기 지연 클럭 신호(CLKD)로부터 서로 90도의 위상 차이를 갖고 순차적으로 0도, 90도, 180도 및 270도에 대응하는 위상을 갖는 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 생성할 수 있다. 예를 들어, 상기 제 2 내부 클럭 신호(QCLK)는 상기 제 1 내부 클럭 신호(ICLK)보다 90도 늦은 위상을 갖고, 상기 제 3 내부 클럭 신호(IBCLK)는 상기 제 2 내부 클럭 신호(QCLK)보다 90도 늦은 위상을 가지며, 상기 제 4 내부 클럭 신호(QBCLK)는 상기 제 3 내부 클럭 신호(IBCLK)보다 90도 늦은 위상을 가질 수 있다. 상기 제 1 내부 클럭 신호(ICLK)는 상기 제 4 내부 클럭 신호(QBCLK)보다 90도 늦은 위상을 가질 수 있다. 도 2에서, 상기 멀티 페이즈 클럭 생성기(210)는 4개의 내부 클럭 신호를 생성하는 것으로 예시하였지만, 상기 멀티 페이즈 클럭 생성기(210)는 2개 또는 8개 이상의 내부 클럭 신호를 생성하도록 수정될 수 있다.
상기 멀티 페이즈 클럭 생성기(210)는 상기 지연 클럭 신호(CLKD)의 주파수를 2 분주하여 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 생성할 수 있다. 상기 지연 클럭 신호(CLKD)의 주파수는 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 주파수의 2배일 수 있다. 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 위상 차이는 상기 지연 클럭 신호(CLKD)의 반 주기에 대응할 수 있다. 상기 멀티 페이즈 클럭 생성기(210)는 상기 지연 클럭 신호(CLKD)의 주파수를 분주하는 클럭 분주 회로를 구비할 수 있다. 상기 멀티 페이즈 클럭 생성기(210)는 상기 래치 비교기(240)로부터 출력 신호(OUT)를 수신할 수 있다. 상기 출력 신호(OUT)는 상보 신호(OUTB)와 함께 상기 멀티 페이즈 클럭 생성기(210)로 입력될 수 있다. 상기 멀티 페이즈 클럭 생성기(210)는 상기 출력 신호(OUT)에 기초하여 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 지연량 및/또는 듀티 비를 조절할 수 있다.
상기 주파수 감지기(220)는 상기 반도체 장치의 동작 속도를 감지할 수 있다. 상기 주파수 감지기(220)는 상기 시스템 클럭 신호(CLK)에 기초하여 상기 반도체 장치의 동작 속도를 감지할 수 있다. 상기 주파수 감지기(220)는 상기 시스템 클럭 신호(CLK)를 수신하여 생성된 상기 기준 클럭 신호(CLKREF)를 수신할 수 있고, 상기 기준 클럭 신호(CLKREF)의 주파수를 감지하여 주파수 감지 신호(LF) 및 캐패시턴시 제어 신호(CAPC)를 생성할 수 있다. 상기 주파수 감지 신호(LF)는 하이 레벨로 인에이블될 수 있는 신호일 수 있고, 상기 캐패시턴스 제어 신호(CAPC)는 복수의 비트를 포함하는 코드 신호일 수 있다. 예를 들어, 상기 기준 클럭 신호(CLKREF)가 고주파수를 가질 때, 상기 주파수 감지기(220)는 상기 주파수 감지 신호(LF)를 디스에이블시키고, 상기 캐패시턴스 제어 신호(CPAC)의 코드 값을 증가시킬 수 있다. 상기 기준 클럭 신호(CLKREF)가 상기 고주파수보다 낮은 저주파수를 가질 때, 상기 주파수 감지기(220)는 상기 주파수 감지 신호(LF)를 인에이블시키고, 상기 캐패시턴스 제어 신호(CAPC)의 코드 값을 감소시킬 수 있다.
상기 듀티 감지 회로(230)는 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK), 상기 캐패시턴스 제어 신호(CAPC)를 수신할 수 있다. 상기 듀티 감지 회로(230)는 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 듀티 비를 감지하여 제 1 감지 신호(OUTP) 및 제 2 감지 신호(OUTN)를 생성할 수 있다. 상기 듀티 감지 회로(230)는 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK) 중 적어도 2개의 내부 클럭 신호의 위상을 비교하여 상기 제 1 감지 신호(OUTP) 및 제 2 감지 신호(OUTN)를 생성할 수 있다. 예를 들어, 상기 듀티 감지 회로(230)는 제 1 내부 클럭 신호(ICLK)와 상기 제 3 내부 클럭 신호(IBCLK)의 위상을 비교하여 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)를 생성할 수 있다. 상기 듀티 감지 회로(230)는 상기 제 2 내부 클럭 신호(QCLK)와 상기 제 4 내부 클럭 신호(QBCLK)의 위상을 비교하여 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)를 생성할 수 있다. 하지만, 듀티 감지 회로(230)는 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK) 중 2개 이상의 내부 클럭 신호의 위상을 비교하여 듀티 비를 감지하도록 수정될 수도 있다. 일 실시예에서, 상기 듀티 감지 회로(230)는 상기 제 1 내부 클럭 신호(ICLK)와 제 2 내부 클럭 신호(QCLK)의 위상을 비교하고, 상기 제 2 내부 클럭 신호(QCLK)와 상기 제 4 내부 클럭 신호(QBCLK)의 위상을 비교하며, 상기 제 4 내부 클럭 신호(QBCLK)와 상기 제 1 내부 클럭 신호(ICLK)의 위상을 비교하여 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)를 생성할 수 있다.
상기 듀티 감지 회로(230)는 상기 기준 클럭 신호(CLKREF)의 주파수에 기초하여 제 1 범위 및 제 2 범위 중 하나에 포함되는 전압 레벨을 갖는 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)를 생성할 수 있다. 예를 들어, 상기 기준 클럭 신호(CLKREF)가 저주파수를 가질 때, 상기 듀티 감지 회로(230)는 상기 제 1 범위에 포함되는 전압 레벨을 갖는 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)를 생성할 수 있다. 상기 기준 클럭 신호(CLKREF)가 고주파수를 가질 때, 상기 듀티 감지 회로(230)는 상기 제 2 범위에 포함되는 전압 레벨을 갖는 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)를 생성할 수 있다. 상기 제 2 범위에 포함되는 전압 레벨은 상기 제 1 범위에 포함되는 전압 레벨보다 높을 수 있다.
상기 듀티 감지 회로(230)는 에지 펄스 생성기(231) 및 듀티 감지기(232)를 포함할 수 있다. 상기 에지 펄스 생성기(231)는 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 수신하고, 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK) 중 적어도 일부에 기초하여 제 1 에지 펄스 신호(FCLK) 및 제 2 에지 펄스 신호(RCLK)를 생성할 수 있다. 상기 에지 펄스 생성기(231)는 적어도 2개의 내부 클럭 신호에 기초하여 상기 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)를 생성할 수 있다. 예를 들어, 상기 에지 펄스 생성기(231)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 180도의 위상 차이를 갖는 제 3 내부 클럭 신호(IBCLK)의 라이징 에지까지의 구간 동안 로직 하이 레벨을 갖는 상기 제 1 에지 펄스 신호(FCLK)를 생성할 수 있다. 상기 에지 펄스 생성기(231)는 상기 제 3 내부 클럭 신호(IBCLK)의 라이징 에지로부터 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지까지의 구간 동안 로직 하이 레벨을 갖는 제 2 에지 펄스 신호(RCLK)를 생성할 수 있다.
도 3은 도 2에 도시된 에지 펄스 생성기(231)의 동작을 보여주는 도면이다. 도 3에 도시된 바와 같이, 상기 제 1 내부 클럭 신호(ICLK)는 상기 제 2 내부 클럭 신호(QCLK)보다 90도 앞선 위상을 가질 수 있고, 상기 제 2 내부 클럭 신호(QCLK)는 상기 제 3 내부 클럭 신호(IBCLK)보다 90도 앞선 위상을 가질 수 있다. 상기 제 3 내부 클럭 신호(IBCLK)는 상기 제 4 내부 클럭 신호(QBCLK)보다 90도 앞선 위상을 가질 수 있고, 상기 제 4 내부 클럭 신호(QBCLK)는 상기 제 1 내부 클럭 신호(ICLK)보다 90도 앞선 위상을 가질 수 있다. 도 3에서, 제 1 및 제 3 내부 클럭 신호(ICLK, IBCLK)에 기초하여 상기 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)가 생성되는 것을 예시하였다. 상기 에지 펄스 생성기(231)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 3 내부 클럭 신호(IBCLK)의 라이징 에지까지의 구간 동안 하이 레벨을 갖는 상기 제 1 에지 펄스 신호(FCLK)를 생성할 수 있다. 상기 에지 펄스 생성기(231)는 상기 제 3 내부 클럭 신호(IBCLK)의 라이징 에지로부터 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지까지의 구간 동안 하이 레벨을 갖는 상기 제 2 에지 펄스 신호(RCLK)를 생성할 수 있다. 상기 에지 펄스 생성기(231)는 2개의 내부 클럭 신호의 라이징 에지 사이의 구간에 대응하는 에지 펄스 신호를 생성하여 2개의 내부 클럭 신호 사이의 듀티 비 차이가 감지될 수 있도록 한다. 상기 제 1 내부 클럭 신호(ICLK)의 듀티 비와 상기 제 3 내부 클럭 신호(IBCLK)의 듀티 비에 차이가 있는 경우, 상기 제 1 에지 펄스 신호(FCLK)의 하이 레벨 펄스 폭은 상기 제 2 에지 펄스 신호(RCLK)의 하이 레벨 펄스 폭과 다를 수 있다.
다시 도 2를 참조하면, 상기 듀티 감지기(232)는 상기 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)와 상기 캐패시턴스 제어 신호(CAPC)를 수신할 수 있다. 상기 듀티 감지기(232)는 상기 캐패시턴스 제어 신호(CAPC)에 기초하여 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)를 출력하는 노드들의 캐패시턴스를 조절할 수 있다. 예를 들어, 상기 듀티 감지기(232)는 상기 기준 클럭 신호(CLKREF)가 저주파수를 가질 때, 상기 캐패시턴스 제어 신호(CAPC)에 기초하여 상기 노드들의 캐패시턴스를 상대적으로 증가시킬 수 있다. 상기 듀티 감지기(232)는 상기 기준 클럭 신호(CLKREF)가 고주파수를 가질 때, 상기 캐패시턴스 제어 신호(CAPC)에 기초하여 상기 노드의 캐패시턴스를 상대적으로 감소시킬 수 있다. 보다 상세한 내용은 후술하기로 한다. 상기 듀티 감지기(232)는 상기 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)에 기초하여 상기 노드들의 전압을 디스차지시켜 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)를 생성할 수 있다. 상기 듀티 감지기(232)는 상기 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)의 하이 레벨 구간의 폭에 따라 서로 다른 전압 레벨을 갖는 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)를 생성할 수 있다.
상기 래치 비교기(240)는 상기 주파수 감지 신호(LF), 상기 제 1 감지 신호(OUTP) 및 상기 제 2 감지 신호(OUTN)를 수신할 수 있다. 상기 래치 비교기(240)는 상기 주파수 감지 신호(LF), 상기 제 1 감지 신호(OUTP) 및 상기 제 2 감지 신호(OUTN)에 기초하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 래치 비교기(240)는 후술되겠지만, 복수의 구성 요소를 포함할 수 있고, 상기 주파수 감지 신호(LF)에 기초하여 상기 복수의 구성 요소 중 필요한 구성 요소만 주로 동작시켜 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)로부터 상기 출력 신호(OUT)를 생성할 수 있다. 상기 래치 비교기(240)는 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)가 상기 제 1 범위에 속하는 전압 레벨을 가질 때 일부 구성 요소를 주로 동작시켜 상기 출력 신호를 생성할 수 있고, 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)가 상기 제 2 범위에 속하는 전압 레벨을 가질 때, 상기 다른 일부의 구성 요소를 주로 동작시켜 상기 출력 신호(OUT)를 생성할 수 있다.
도 4는 도 2에 도시된 듀티 감지기(232)의 구성을 보여주는 도면이다. 도 4에서, 상기 듀티 감지기(232)는 제 1 디스차지 트랜지스터(DT1), 제 2 디스차지 트랜지스터(DT2), 제 1 인에이블 트랜지스터(ET1), 제 2 인에이블 트랜지스터(ET2), 제 1 프리차지 트랜지스터(PT1), 제 2 프리차지 트랜지스터(PT2), 제 1 캐패시터(CAP1) 및 제 2 캐패시터(CAP2)를 포함할 수 있다. 상기 제 1 디스차지 트랜지스터(DT1)는 제 1 노드(N1) 및 접지전압(VSS) 단자 사이에 연결되고, 상기 제 1 에지 펄스 신호(FCLK)를 수신할 수 있다. 상기 제 2 디스차지 트랜지스터(DT2)는 제 2 노드(N2) 및 상기 접지전압(VSS) 단자 사이에 연결되고, 상기 제 2 에지 펄스 신호(RCLK)를 수신할 수 있다. 상기 제 1 인에이블 트랜지스터(ET1)는 제 1 인에이블 신호(DCON)를 수신하고, 상기 제 1 인에이블 신호(DCON)에 기초하여 상기 제 1 디스차지 트랜지스터(DT1)와 상기 접지전압(VSS) 단자를 연결할 수 있다. 상기 제 2 인에이블 트랜지스터(ET2)는 상기 제 1 인에이블 신호(DCON)를 수신하고 상기 제 1 인에이블 신호(DCON)에 기초하여 상기 제 2 디스차지 트랜지스터(DT2)와 상기 접지전압(VSS) 단자를 연결할 수 있다. 상기 제 1 인에이블 신호(DCON)는 상기 듀티 감지 회로(230)가 듀티 감지 동작을 수행할 때 인에이블 될 수 있다. 상기 제 1 프리차지 트랜지스터(PT1)는 프리차지 신호(PCG)에 기초하여 전원전압(VDD)을 상기 제 1 노드(N1)로 공급할 수 있다. 상기 제 2 프리차지 트랜지스터(PT2)는 상기 프리차지 신호(PCG)에 기초하여 상기 전원전압(VDD)을 상기 제 2 노드(N2)로 공급할 수 있다. 상기 프리차지 신호(PCG)는 상기 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)가 인가되기 전에 상기 제 1 및 제 2 노드(N1, N2)를 프리차지시키기 위해 인에이블 될 수 있다.
상기 제 1 캐패시터(CAP1)의 일 단은 상기 제 1 노드(N1)와 연결되고, 타 단이 접지전압(VSS) 단자와 연결될 수 있다. 상기 제 2 캐패시터(CAP2)의 일 단은 상기 제 2 노드(N2)와 연결되고, 타 단이 접지전압(VSS) 단자와 연결될 수 있다. 상기 제 1 캐패시터(CAP1)의 캐패시턴스는 상기 제 2 캐패시터(CAP2)의 캐패시턴스와 동일할 수 있다. 상기 제 1 및 제 2 캐패시터(CAP1, CAP2)는 상기 캐패시턴스 제어 신호(CAPC)를 공통 수신할 수 있고, 상기 캐패시턴스 제어 신호(CAPC)에 기초하여 가변되는 캐패시턴스를 가질 수 있다. 예를 들어, 상기 제 1 및 제 2 캐패시터(CAP1, CAP2)는 코드 값이 큰 캐패시턴스 제어 신호(CAPC)에 기초하여 큰 캐패시턴스를 가질 수 있고, 코드 값이 작은 캐패시턴스 제어 신호(CAPC)에 기초하여 작은 캐패시턴스를 가질 수 있다.
도 5는 도 4에 도시된 듀티 감지기(232)의 동작을 보여주는 도면이다. 도 4 및 도 5를 참조하여, 상기 듀티 감지기(232)의 동작을 설명하면 다음과 같다. 상기 듀티 감지기(232)의 듀티 감지 동작이 수행되면 상기 프리차지 신호(PCG) 및 상기 제 1 인에이블 신호(DCON)가 인에이블될 수 있다. 상기 제 1 및 제 2 프리차지 트랜지스터(PT1, PT2)는 상기 제 1 및 제 2 노드(N1, N2)를 각각 상기 전원전압(VDD)으로 구동하고, 상기 제 1 및 제 2 노드(N1, N2)와 연결된 상기 제 1 및 제 2 캐패시터(CAP1, CAP2)는 상기 전원전압(VDD)의 전압 레벨로 충전(Charge)될 수 있다. 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)는 상기 전원전압(VDD)에 대응하는 전압 레벨을 가질 수 있다. 상기 제 1 및 제 2 인에이블 트랜지스터(ET1, ET2)는 상기 제 1 인에이블 신호(DCON)가 인에이블되었을 때 상기 제 1 및 제 2 디스차지 트랜지스터(DT1, DT2)로부터 상기 접지전압(VSS) 단자까지의 전류 경로를 각각 형성할 수 있다. 상기 제 1 에지 펄스 신호(FCLK) 및 상기 제 2 에지 펄스 신호(RCLK)가 인가되면, 상기 제 1 및 제 2 디스차지 트랜지스터(DT1, DT2)가 턴온될 수 있다. 상기 제 1 에지 펄스 신호(FCLK)의 하이 레벨 구간에서 상기 제 1 디스차지 트랜지스터(DT1)를 통해 상기 제 1 노드(N1)로부터 상기 접지전압(VSS) 단자로 전류가 흘러 상기 제 1 캐패시터(CAP1)가 디스차지(Discharge)될 수 있다. 상기 제 2 에지 펄스 신호(RCLK)의 하이 레벨 구간에서 상기 제 2 디스차지 트랜지스터(DT2)를 통해 상기 제 2 노드(N2)로부터 상기 접지전압(VSS) 단자로 전류가 흘러 상기 제 2 캐패시터(CAP2)가 디스차지(Discharge)될 수 있다. 이 때, 상기 제 1 에지 펄스 신호(FCLK)의 하이 레벨 구간보다 상기 제 2 에지 펄스 신호(RCLK)의 하이 레벨 구간이 큰 경우, 상기 제 2 캐패시터(CAP2)는 상기 제 1 캐패시터(CAP1)보다 더 많이 디스차지될 수 있고, 상기 제 1 노드(N1)의 전압 레벨은 상기 제 2 노드(N2)의 전압 레벨에 비해 상대적으로 높을 수 있다. 따라서, 상기 제 1 감지 신호(OUTP) 및 제 2 감지 신호(OUTN)는 서로 다른 전압 레벨을 갖도록 생성될 수 있다.
도 6a는 반도체 장치의 동작 속도에 따른 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)의 파형을 보여주는 도면이고, 도 6b는 도 6a에 도시된 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)에 따른 제 1 및 제 2 감지 신호(OUTP, OUTN)의 전압 레벨을 보여주는 도면이다. 도 6a를 참조하면, 상기 반도체 장치의 동작 속도가 빠를수록 상기 시스템 클럭 신호(CLK) 및 상기 기준 클럭 신호(CLKREF)의 주파수는 높을 수 있다. 상기 기준 클럭 신호(CLKREF)의 주파수가 높을 때 생성되는 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 주파수는 상기 기준 클럭 신호(CLKREF)의 주파수가 낮을 때 생성되는 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 주파수보다 높을 수 있다. 따라서, 상기 기준 클럭 신호(CLKREF)의 주파수가 상대적으로 높을 때 (High Frequency) 생성되는 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)의 펄스 폭은 상대적으로 좁을 수 있다. 반대로, 상기 기준 클럭 신호(CLKREF)의 주파수가 상대적으로 낮을 때 (Low Frequency) 생성되는 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)의 펄스 폭은 상대적으로 넓을 수 있다.
도 5를 함께 참조하면, 상기 제 1 및 제 2 캐패시터(CAP1, CAP2)가 고정된 캐패시턴스를 갖는다고 가정하면, 상기 듀티 감지기(232)는 모든 주파수 환경에서 정상적으로 동작하는 것을 담보하기 어렵다. 상기 캐패시터는 상기 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)의 하이 레벨 구간에서 디스차지될 수 있는데, 상기 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)의 펄스 폭에 따라 디스차지되는 전하량에 차이가 있기 때문이다. 즉, 상기 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)의 펄스 폭이 좁을수록 더 적은 양의 전하가 디스차지되고, 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)의 펄스 폭이 넓을수록 더 많은 양의 전하가 디스차지될 수 있다. 상기 제 1 및 제 2 캐패시터(CAP1, CAP2)의 캐패시턴스가 너무 작을 경우, 상기 기준 클럭 신호(CLKREF)의 주파수가 상대적으로 낮을 때 생성되는 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)에 의해 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)가 모두 접지전압(VSS) 레벨로 하강되는 문제가 발생될 수 있다. 따라서, 상기 듀티 감지기(232)의 제 1 및 제 2 캐패시터(CAP1, CAP2)는 상기 캐패시턴스 제어 신호(CAPC)에 기초하여 가변되는 캐패시턴스를 가질 수 있다. 상기 기준 클럭 신호(CLKREF)의 주파수가 상대적으로 낮을 때, 상기 제 1 및 제 2 캐패시터(CAP1, CAP2)는 상대적으로 큰 캐패시턴스를 갖도록 설정될 수 있다. 상기 기준 클럭 신호(CLKREF)의 주파수가 상대적으로 높을 때, 상기 제 1 및 제 2 캐패시터(CAP1, CAP2)는 상대적으로 작은 캐패시턴스를 갖도록 설정될 수 있다. 하지만, 상기 듀티 감지기(232)에 구비되는 상기 제 1 및 제 2 캐패시터(CAP1, CAP2)의 최대 용량에는 한계가 있기 때문에 상기 제 1 및 제 2 캐패시터(CAP1, CAP2)의 캐패시턴스를 조절하더라도 상기 제 1 및 제 2 에지 펄스 신호(FCLK, RCLK)의 펄스 폭에 따라 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)의 전압 레벨은 달라질 수 있다. 예를 들어, 상기 기준 클럭 신호(CLKREF)의 주파수가 높을 때 생성되는 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)의 전압 레벨은 상기 기준 클럭 신호(CLKREF)의 주파수가 낮을 때 생성되는 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)의 전압 레벨보다 높을 수 있다. 도 6b에 도시된 것과 같이, 상기 듀티 감지기(232)는 상기 기준 클럭 신호(CLKREF)의 주파수가 낮을 때, 제 1 범위에 포함되는 전압 레벨을 갖는 제 1 및 제 2 감지 신호(OUTPL, OUTNL)를 생성할 수 있고, 상기 기준 클럭 신호(CLKREF)의 주파수가 높을 때, 제 2 범위에 포함되는 전압 레벨을 갖는 제 1 및 제 2 감지 신호(OUTPH, OUTNH)를 생성할 수 있다. 상기 제 2 범위에 포함되는 전압 레벨은 상기 제 1 범위에 포함되는 전압 레벨보다 높을 수 있다.
도 7은 본 발명의 실시예에 따른 래치 비교기의 구성을 보여주는 도면이다. 상기 래치 비교기(700)는 도 2에 도시된 래치 비교기(240)로 적용될 수 있다. 상기 래치 비교기(700)는 제 1 입력 신호로서 상기 제 1 감지 신호(OUTP)를 수신할 수 있고, 제 2 입력 신호로서 상기 제 2 감지 신호(OUTN)를 수신할 수 있다. 이하에서, 상기 제 1 입력 신호 및 상기 제 1 감지 신호는 동일한 신호로서 설명하고, 상기 제 2 입력 신호와 상기 제 2 감지 신호는 동일한 신호로서 설명하기로 한다. 상기 래치 비교기(700)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)에 기초하여 제 1 래치 신호(LAT) 및 제 2 래치 신호(LATB)를 생성하고, 상기 제 1 및 제 2 래치 신호(LAT, LATB)에 기초하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 래치 비교기(700)는 증폭 회로(710) 및 래치 회로(720)를 포함할 수 있다. 상기 증폭 회로(710)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)를 증폭할 수 있다. 상기 래치 회로(720)는 상기 증폭 회로(710)의 증폭 결과를 래치하여 상기 제 1 및 제 2 래치 신호(LAT, LATB)를 생성할 수 있다. 상기 증폭 회로(710)는 상기 제 1 인에이블 신호(DCON)와 제 2 인에이블 신호(COMEN)에 기초하여 동작할 수 있고, 상기 래치 회로(720)는 상기 제 2 인에이블 신호(COMEN)에 기초하여 동작할 수 있다. 예를 들어, 상기 제 2 인에이블 신호(COMEN)는 상기 기준 클럭 신호(CLKREF)에 기초하여 생성될 수 있다. 예를 들어, 상기 제 2 인에이블 신호(COMEN)가 하이 레벨 구간일 때, 상기 증폭 회로(710)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)에 대한 증폭 동작을 수행할 수 있다. 상기 제 2 인에이블 신호(COMEN)가 로우 레벨 구간일 때, 상기 래치 회로(720)는 상기 증폭 회로(710)로부터 증폭된 신호를 래치하여 상기 제 1 및 제 2 래치 신호(LAT, LATB)를 생성할 수 있다.
상기 증폭 회로(710)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)의 전압 레벨이 제 1 범위일 때, 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)에 기초하여 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다. 상기 증폭 회로(710)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)를 증폭하여 제 1 출력 노드(ON1) 및 제 2 출력 노드(ON2) 중 하나를 제 1 전압 레벨로 변화시킬 수 있다. 상기 증폭 회로(710)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)의 전압 레벨이 상기 제 2 범위일 때, 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)에 기초하여 제 3 및 제 4 출력 노드(ON3, ON4)의 전압 레벨을 변화시킬 수 있다. 상기 증폭 회로(710)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)를 증폭하여 제 3 출력 노드(ON3) 및 제 4 출력 노드(ON4) 중 하나를 제 2 전압 레벨로 변화시킬 수 있다. 상기 제 1 전압 레벨은 상기 제 2 전압 레벨보다 높을 수 있다. 상기 제 1 전압 레벨은 제 1 전압(VDD)의 전압 레벨에 대응할 수 있고, 상기 제 2 전압 레벨은 제 2 전압(VSS)의 전압 레벨에 대응할 수 있다. 예를 들어, 상기 제 1 전압(VDD)은 상기 래치 비교기(700)가 수신하는 전원전압일 수 있고, 상기 제 2 전압(VSS)은 상기 전원전압보다 낮은 레벨을 갖는 전압으로 접지전압일 수 있다. 상기 래치 비교기(700)는 제 1 전압 레일(701)을 통해 상기 제 1 전압(VDD)을 공급받을 수 있고, 상기 제 2 전압 레일(702)을 통해 상기 제 2 전압(VSS)을 공급받을 수 있다. 상기 주파수 감지 신호(LF)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)가 속하는 전압 레벨의 범위에 대한 정보를 가질 수 있다. 상기 증폭 회로(710)는 상기 주파수 감지 신호(LF)에 따라 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)의 증폭 결과를 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 출력하거나 상기 제 3 및 제 4 출력 노드(ON3, ON4)로 출력할 수 있다.
상기 래치 회로(720)는 상기 주파수 감지 신호(LF)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨에 기초하여 상기 제 1 및 제 2 래치 신호(LAT, LATB)를 생성하거나 상기 제 3 및 제 4 출력 노드(ON3, ON4)의 전압 레벨에 기초하여 상기 제 1 및 제 2 래치 신호(LAT, LATB)를 생성할 수 있다. 상기 래치 회로(720)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)의 전압 레벨이 제 1 범위일 때, 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨에 기초하여 상기 제 1 및 제 2 래치 신호(LAT, LATB)를 생성할 수 있다. 상기 래치 회로(720)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)의 전압 레벨이 제 2 범위일 때, 상기 제 3 및 제 4 출력 노드(ON3, ON4)의 전압 레벨에 기초하여 상기 제 1 및 제 2 래치 신호(LAT, LATB)를 생성할 수 있다.
상기 래치 비교기(700)는 출력 래치 회로(730)를 더 포함할 수 있다. 상기 출력 래치 회로(730)는 상기 제 1 및 제 2 래치 신호((LAT, LATB)를 수신하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 출력 래치 회로(730)는 상기 제 1 및 제 2 래치 신호(LAT, LATB)에 기초하여 상기 출력 신호(OUT)를 인에이블시킬 수 있다. 예를 들어, 상기 출력 래치 회로(730)는 상기 제 2 래치 신호(LATB)가 인에이블되면 상기 출력 신호(OUT)를 인에이블시키고, 상기 출력 신호의 상보 신호(OUTB)를 디스에이블시킬 수 있다. 상기 출력 래치 회로(730)는 상기 제 1 래치 신호(LAT)가 인에이블되면 상기 출력 신호(OUT)를 디스에이블시키고, 상기 상보 신호(OUTB)를 인에이블시킬 수 있다. 상기 출력 래치 회로(730)는 상기 제 2 래치 신호(LATB)를 셋 단자(S)로 수신하고, 상기 제 1 래치 신호(LAT)를 리셋 단자(R)로 수신하여 상기 출력 신호(OUT) 및 상보 신호(OUTB)를 출력하는 RS 래치로 구현될 수 있다.
상기 증폭 회로(710)는 제 1 증폭 회로(711) 및 제 2 증폭 회로(712)를 포함할 수 있다. 상기 제 1 증폭 회로(711)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)의 전압 레벨이 제 1 범위일 때, 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 증폭 회로(711)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2) 중 하나를 상기 제 1 전압 레벨로 변화시킬 수 있다. 상기 제 1 증폭 회로(711)는 상기 주파수 감지 신호(LF) 및 상기 제 1 인에이블 신호(DCON)에 기초하여 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)를 증폭하여 상기 제 1 및 제 2 출력 노드(ON1, ON2) 중 하나를 상기 제 1 전압 레벨로 변화시킬 수 있다. 상기 제 1 증폭 회로(711)는 상기 주파수 감지 신호(LF)가 인에이블되었을 때, 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2) 중 하나를 상기 제 1 전압 레벨로 변화시킬 수 있다.
상기 제 1 증폭 회로(711)는 제 1 차동 회로(741) 및 제 1 전압 스위칭 회로(742)를 포함할 수 있다. 상기 제 1 차동 회로(741)는 P 채널 모스 트랜지스터를 구비하는 P 타입 증폭 회로일 수 있다. 상기 제 1 차동 회로(741)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)를 증폭하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 전압 스위칭 회로(742)는 상기 제 1 전압 레일(701)과 연결될 수 있다. 상기 제 1 전압 스위칭 회로(742)는 상기 주파수 감지 신호(LF) 및 상기 제 1 인에이블 신호(DCON)에 기초하여 상기 제 1 전압(VDD)을 상기 제 1 차동 회로(741)로 제공할 수 있다. 예를 들어, 상기 제 1 전압 스위칭 회로(742)는 상기 주파수 감지 신호(LF) 및 상기 제 1 인에이블 신호(DCON)가 모두 인에이블되었을 때 상기 제 1 전압(VDD)을 상기 제 1 차동 회로(741)로 제공할 수 있다. 상기 제 1 차동 회로(741)는 상기 제 1 전압 스위치 회로(742)로부터 상기 제 1 전압(VDD)이 공급될 때, 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)를 증폭하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다.
상기 제 1 차동 회로(741)는 제 1 P 채널 모스 트랜지스터(P1) 및 제 2 P 채널 모스 트랜지스터(P2)를 포함할 수 있다. 상기 제 1 P 채널 모스 트랜지스터(P1)는 상기 제 1 입력 신호(OUTP)를 수신하여 상기 제 2 출력 노드(ON2)를 상기 제 1 전압 레벨로 변화시킬 수 있다. 상기 제 2 P 채널 모스 트랜지스터(P2)는 상기 제 2 입력 신호(OUTN)를 수신하여 상기 제 1 출력 노드(ON1)를 상기 제 1 전압 레벨로 변화시킬 수 있다. 상기 제 1 P 채널 모스 트랜지스터(P1)의 게이트는 상기 제 1 입력 신호(OUTP)를 수신하고, 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 2 P 채널 모스 트랜지스터(P2)의 게이트는 상기 제 2 입력 신호(OUTN)를 수신하고, 드레인이 상기 제 1 출력 노드(ON1)와 연결되며, 소스가 상기 제 1 P 채널 모스 트랜지스터(P1)의 소스와 연결될 수 있다.
상기 제 1 전압 스위칭 회로(742)는 낸드 게이트(ND) 및 제 3 P 채널 모스 트랜지스터(P3)를 포함할 수 있다. 상기 낸드 게이트(ND)는 상기 주파수 감지 신호(LF) 및 상기 제 1 인에이블 신호(DCON)를 수신할 수 있다. 상기 제 3 P 채널 모스 트랜지스터(P3)의 게이트는 상기 낸드 게이트(ND)의 출력을 수신하고, 소스가 상기 제 1 전압 레일(701)과 연결되어 상기 제 1 전압(VDD)을 수신하며, 드레인이 상기 제 1 및 제 2 P 채널 모스 트랜지스터(P1, P2)의 소스와 연결될 수 있다.
상기 제 2 증폭 회로(712)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)의 전압 레벨이 제 2 범위일 때, 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)에 기초하여 상기 제 3 및 제 4 출력 노드(ON3, ON4)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 증폭 회로(712)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)에 기초하여 상기 제 3 및 제 4 출력 노드(ON3, ON4) 중 하나를 상기 제 2 전압 레벨로 변화시킬 수 있다. 상기 제 2 증폭 회로(712)는 상기 제 2 인에이블 신호(COMEN)에 기초하여 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)를 증폭하여 상기 제 3 및 제 4 출력 노드(ON3, ON4) 중 하나를 상기 제 2 전압 레벨로 변화시킬 수 있다. 상기 제 2 증폭 회로(712)는 상기 주파수 감지 신호(LF)가 디스에이블되었을 때, 상기 제 3 및 제 4 출력 노드(ON3, ON4) 중 하나를 상기 제 2 전압 레벨로 변화시킬 수 있다.
상기 제 2 증폭 회로(712)는 제 2 차동 회로(751) 및 제 2 전압 스위칭 회로(752)를 포함할 수 있다. 상기 제 2 차동 회로(751)는 N 채널 모스 트랜지스터를 구비하는 N 타입 증폭 회로일 수 있다. 상기 제 2 차동 회로(751)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)를 증폭하여 상기 제 3 및 제 4 출력 노드(ON3, ON4)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 전압 스위칭 회로(752)는 상기 제 2 전압 레일(702)과 연결될 수 있다. 상기 제 2 전압 스위칭 회로(752)는 상기 제 2 인에이블 신호(COMEN)에 기초하여 상기 제 2 전압(VSS)을 상기 제 2 차동 회로(751)로 제공할 수 있다. 예를 들어, 상기 제 2 전압 스위칭 회로(752)는 상기 제 2 인에이블 신호(COMEN)가 하이 레벨로 인에이블되었을 때, 상기 제 2 전압(VSS)을 상기 제 2 차동 회로(751)로 제공할 수 있다. 상기 제 2 차동 회로(751)는 상기 제 2 전압 스위칭 회로(752)로부터 상기 제 2 전압(VSS)이 공급될 때, 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)를 증폭하여 상기 제 3 및 제 4 출력 노드(ON3, ON4)의 전압 레벨을 변화시킬 수 있다.
상기 제 2 차동 회로(751)는 제 1 N 채널 모스 트랜지스터(N1) 및 제 2 N 채널 모스 트랜지스터(N2)를 포함할 수 있다. 상기 제 1 N 채널 모스 트랜지스터(N1)는 상기 제 1 입력 신호(OUTP)를 수신하여 상기 제 4 출력 노드(ON4)를 상기 제 2 전압 레벨로 변화시킬 수 있다. 상기 제 2 N 채널 모스 트랜지스터(N2)는 상기 제 2 입력 신호(OUTN)를 수신하여 상기 제 3 출력 노드(ON3)를 상기 제 2 전압 레벨로 변화시킬 수 있다. 상기 제 1 N 채널 모스 트랜지스터(N1)의 게이트는 상기 제 1 입력 신호(OUTP)를 수신하고, 드레인이 상기 제 4 출력 노드(ON4)와 연결될 수 있다. 상기 제 2 N 채널 모스 트랜지스터(N2)의 게이트는 상기 제 2 입력 신호(OUTN)를 수신하고, 드레인이 상기 제 3 출력 노드(ON3)와 연결되며, 소스가 상기 제 1 N 채널 모스 트랜지스터(N1)의 소스와 연결될 수 있다.
상기 제 2 전압 스위칭 회로(752)는 제 3 N 채널 모스 트랜지스터(N3)를 포함할 수 있다. 상기 제 3 N 채널 모스 트랜지스터(N3)의 게이트는 상기 제 2 인에이블 신호(COMEN)를 수신하고, 소스가 상기 제 2 전압 레일(702)과 연결되어 상기 제 2 전압(VSS)을 수신하며, 드레인이 상기 제 1 및 제 2 N 채널 모스 트랜지스터(N1, N2)의 소스와 연결될 수 있다.
상기 래치 회로(720)는 노드 스위칭 회로(721), 제 1 인버팅 회로(722) 및 제 2 인버팅 회로(723)를 포함할 수 있다. 상기 노드 스위칭 회로(721)는 상기 주파수 감지 신호(LF) 및 상기 제 2 인에이블 신호(COMEN)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)를 상기 제 3 및 제 4 출력 노드(ON3, ON4)와 각각 연결할 수 있다. 상기 제 3 출력 노드(ON3)는 제 1 래치 노드(LN1)와 연결되고, 상기 제 4 출력 노드(ON4)는 제 2 래치 노드(LN2)와 연결될 수 있다. 상기 제 1 래치 신호(LAT)는 상기 제 1 래치 노드(LN1)로부터 출력될 수 있고, 상기 제 2 래치 신호(LATB)는 상기 제 2 래치 노드(LN2)로부터 출력될 수 있다. 상기 노드 스위칭 회로(721)는 상기 주파수 감지 신호(LF) 및 상기 제 2 인에이블 신호(COMEN)가 인에이블되었을 때, 상기 제 1 출력 노드(ON1)를 상기 제 1 래치 노드(LN1)와 연결하고, 상기 제 2 출력 노드(ON2)를 상기 제 2 래치 노드(LN2)와 연결할 수 있다. 상기 노드 스위칭 회로(721)는 상기 주파수 감지 신호(LF)가 디스에이블되었을 때, 상기 제 1 출력 노드(ON1)를 상기 제 1 래치 노드(LN1)와 전기적으로 분리시키고, 상기 제 2 출력 노드(ON2)를 상기 제 2 래치 노드(LN2)와 전기적으로 분리시킬 수 있다. 따라서, 상기 주파수 감지 신호(LF)가 인에이블되고 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)의 전압 레벨이 제 1 범위일 때, 상기 노드 스위칭 회로(721)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)를 상기 제 1 및 제 2 래치 노드(LN1, LN2)와 각각 연결할 수 있다, 상기 제 1 및 제 2 래치 노드(LN1, LN2)의 전압 레벨은 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨에 기초하여 변화될 수 있고, 상기 래치 회로(720)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨에 기초하여 상기 제 1 및 제 2 래치 노드(LN1, LN2)를 통해 상기 제 1 및 제 2 래치 신호(LAT, LATB)를 생성할 수 있다. 상기 주파수 감지 신호(LF)가 디스에이블되고 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)의 전압 레벨이 제 2 범위일 때, 상기 노드 스위칭 회로(721)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)를 상기 제 1 및 제 2 래치 노드(LN1, LN2)와 각각 전기적으로 분리시킬 수 있다. 따라서, 상기 래치 회로(720)는 상기 제 3 및 제 4 출력 노드(ON3, ON4)의 전압 레벨에 기초하여 상기 제 1 및 제 2 래치 노드(LN1, LN2)를 통해 상기 제 1 및 제 2 래치 신호(LAT, LATB)를 생성할 수 있다.
상기 제 1 인버팅 회로(722)는 상기 제 2 래치 노드(LN2)의 전압 레벨을 반전시켜 상기 제 1 래치 노드(LN1)의 전압 레벨을 래치하고, 상기 제 1 래치 노드(LN1)를 통해 상기 제 1 래치 신호(LAT)를 출력할 수 있다. 상기 제 2 인버팅 회로(723)는 상기 제 1 래치 노드(LN1)의 전압 레벨을 반전시켜 상기 제 2 래치 노드(LN1)의 전압 레벨을 래치하고, 상기 제 2 래치 노드(LN2)를 통해 상기 제 2 래치 신호(LATB)를 출력할 수 있다.
상기 래치 회로(720)는 프리차지 회로(724)를 더 포함할 수 있다, 상기 프리차지 회로(724)는 상기 제 2 인에이블 신호(COMEN)를 수신할 수 있다. 상기 프리차지 회로(724)는 상기 제 2 인에이블 신호(COMEN)가 디스에이블되었을 때, 상기 제 1 및 제 2 래치 노드(LN1, LN2)의 전압 레벨을 상기 제 1 전압 레벨로 프리차지시킬 수 있다. 상기 프리차지 회로(724)는 상기 제 1 전압 레일(701)과 연결되어 상기 제 1 전압(VDD)을 수신하고, 상기 제 2 인에이블 신호(COMEN)가 디스에이블되었을 때, 상기 제 1 전압(VDD)을 상기 제 1 및 제 2 래치 노드(LN1, LN2)로 제공할 수 있다.
상기 노드 스위칭 회로(721)는 앤드 게이트(AND), 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 앤드 게이트(AND)는 상기 주파수 감지 신호(LF) 및 상기 제 2 인에이블 신호(COMEN)를 수신하고, 상기 주파수 감지 신호(LF) 및 상기 제 2 인에이블 신호(COMEN)가 모두 하이 레벨로 인에이블되었을 때 하이 레벨의 신호를 출력할 수 있다. 상기 제 1 및 제 2 트랜지스터(T1, T2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)의 게이트는 상기 앤드 게이트(AND)의 출력을 수신하고, 드레인이 상기 제 3 출력 노드(ON3) 및 상기 제 1 래치 노드(LN1)와 연결되고, 소스가 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 트랜지스터(T2)의 게이트는 상기 앤드 게이트(AND)의 출력을 수신하고, 드레인이 상기 제 4 출력 노드(ON4) 및 제 2 래치 노드(LN2)와 연결되고, 소스가 상기 제 2 출력 노드(ON2)와 연결될 수 있다.
상기 제 1 인버팅 회로(722)는 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)를 포함할 수 있다. 상기 제 3 트랜지스터(T3)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 4 트랜지스터(T4)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T3)의 게이트는 상기 제 2 래치 노드(LN2)와 연결되고, 소스로 상기 제 1 전압(VDD)을 수신하며, 드레인이 상기 제 1 래치 노드(LN1) 및 상기 제 3 출력 노드(ON3)와 연결될 수 있다. 상기 제 4 트랜지스터(T4)의 게이트는 상기 제 2 래치 노드(LN2)와 연결되고, 소스로 상기 제 2 전압(VSS)을 수신하며, 드레인이 상기 제 1 출력 노드(ON1)와 연결될 수 있다.
상기 제 2 인버팅 회로(723)는 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T6)를 포함할 수 있다. 상기 제 5 트랜지스터(T5)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 6 트랜지스터(T6)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T5)의 게이트는 상기 제 1 래치 노드(LN1)와 연결되고, 소스로 상기 제 1 전압(VDD)을 수신하며, 드레인이 상기 제 2 래치 노드(LN2) 및 상기 제 4 출력 노드(ON4)와 연결될 수 있다. 상기 제 6 트랜지스터(T6)의 게이트는 상기 제 1 래치 노드(LN1)와 연결되고, 소스로 상기 제 2 전압(VSS)을 수신하며, 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다.
상기 프리차지 회로(724)는 제 7 트랜지스터(T7) 및 제 8 트랜지스터(T8)를 포함할 수 있다. 상기 제 7 및 제 8 트랜지스터(T7, T8)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 7 트랜지스터(T7)의 게이트는 상기 제 2 인에이블 신호(COMEN)를 수신하고, 소스가 상기 제 1 전압(VDD)을 수신하며, 드레인이 상기 제 1 래치 노드(LN1)와 연결될 수 있다. 상기 제 8 트랜지스터(T8)의 게이트는 상기 제 2 인에이블 신호(COMEN)를 수신하고, 소스가 상기 제 1 전압(VDD)을 수신하며, 드레인이 상기 제 2 래치 노드(LN2)와 연결될 수 있다.
도 2 및 도 7을 참조하여 본 발명의 실시예에 따른 래치 비교기(700)의 동작을 설명하면 다음과 같다. 상기 반도체 장치의 동작 속도가 상대적으로 느리고, 상기 기준 클럭 신호(CLKREF)의 주파수가 상대적으로 낮을 때, 상기 주파수 감지기(220)는 상기 주파수 감지 신호(LF)를 인에이블시킬 수 있다. 상기 듀티 감지 회로(230)는 상기 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 듀티 비를 감지하여 제 1 범위의 전압 레벨을 갖는 상기 제 1 및 제 2 감지 신호(OUTP, OUTN) (또는 제 1 및 제 2 입력 신호)를 생성할 수 있다. 상기 제 1 전압 스위칭 회로(742)는 상기 주파수 감지 신호(LF) 및 상기 제 1 인에이블 신호(DCON)에 기초하여 상기 제 1 전압(VDD)을 상기 제 1 차동 회로(741)로 제공할 수 있다. 따라서, 상기 제 1 차동 회로(741)는 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)를 증폭하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다. 이 때, N 타입 증폭 회로인 상기 제 2 차동 회로(751)는 상기 제 2 전압 스위칭 회로(752)로부터 상기 제 2 전압(VSS)을 제공 받지만, 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)의 전압 레벨이 제 1 범위이므로, 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)를 증폭하지 않을 수 있다. 상기 노드 스위칭 회로(721)는 상기 주파수 감지 신호(LF) 및 상기 제 2 인에이블 신호(COMEN)에 기초하여 상기 제 1 출력 노드(ON1)를 상기 제 3 출력 노드(ON3) 및 상기 제 1 래치 노드(LN1)와 연결시키고, 상기 제 2 노드(ON2)를 상기 제 4 출력 노드(ON4) 및 제 2 래치 노드(LN2)와 연결시킬 수 있다. 상기 제 1 및 제 2 래치 노드(LN1, LN2)의 전압 레벨은 상기 제 1 차동 회로(741)에 의해 변화되는 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨에 의해 주도적으로 변화될 수 있다. 상기 제 1 인버팅 회로(722)는 상기 제 2 래치 노드(LN2)의 전압 레벨에 기초하여 상기 제 1 래치 노드(LN1)의 전압 레벨을 유지시키고, 상기 제 2 인버팅 회로(723)는 상기 제 1 래치 노드(LN1)의 전압 레벨에 기초하여 상기 제 2 래치 노드(LN2)의 전압 레벨을 유지시킬 수 있다. 상기 출력 래치 회로(730)는 상기 제 3 및 제 4 출력 노드(ON3, ON4)를 통해 출력되는 제 1 및 제 2 래치 신호(LAT, LATB)에 기초하여 상기 출력 신호(OUT) 및 상보 신호(OUTB)를 생성할 수 있다.
상기 반도체 장치의 동작 속도가 상대적으로 빠르고, 상기 기준 클럭 신호(CLKREF)의 주파수가 상대적으로 높을 때, 상기 주파수 감지기(220)는 상기 주파수 감지 신호(LF)를 디스에이블시킬 수 있다. 상기 듀티 감지 회로(230)는 상기 내부 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 듀티 비를 감지하여 제 2 범위의 전압 레벨을 갖는 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)를 생성할 수 있다. 상기 제 1 전압 스위칭 회로(742)는 상기 주파수 감지 신호(LF) 및 상기 제 1 인에이블 신호(DCOM(에 기초하여 상기 제 1 전압(VDD)을 상기 제 1 차동 회로(741)로 제공하지 않을 수 있다. 따라서, 상기 제 1 차동 회로(741)는 비활성화될 수 있다. 상기 제 2 차동 회로(751)는 상기 제 1 및 제 2 감지 신호(OUTP, OUTN)에 기초하여 상기 제 3 및 제 4 출력 노드(ON3, ON4)의 전압 레벨을 변화시킬 수 있다. 상기 노드 스위칭 회로(721)는 상기 주파수 감지 신호(LF)에 기초하여 상기 제 1 출력 노드(ON1)와 상기 제 3 출력 노드(ON3)를 전기적으로 분리시켜 상기 제 1 출력 노드(ON1)가 상기 제 1 래치 노드(LN1)와 연결되지 않도록 할 수 있다. 상기 노드 스위칭 회로(721)는 상기 제 2 출력 노드(ON2)와 제 4 출력 노드(ON4)를 전기적으로 분리시켜 상기 제 2 출력 노드(ON2)가 상기 제 2 래치 노드(LN2)와 연결되지 않도록 할 수 있다. 따라서, 상기 제 1 인버팅 회로(722)의 상기 제 4 트랜지스터(T4)는 상기 제 1 래치 노드(LN1)의 전압 레벨에 영향을 미치지 않을 수 있고, 상기 제 2 인버팅 회로(723)의 상기 제 6 트랜지스터(T6)는 상기 제 2 래치 노드(LN2)의 전압 레벨에 영향을 미치지 않을 수 있다. 상기 제 1 인버팅 회로(722)의 제 3 트랜지스터(T3)는 상기 제 4 출력 노드(ON4) 및 상기 제 2 래치 노드(LN2)의 전압 레벨에 기초하여 상기 제 1 래치 노드(LN1)를 상기 제 1 전압 레벨로 구동할 수 있고, 상기 제 2 인버팅 회로(723)의 제 5 트랜지스터(T5)는 상기 제 3 출력 노드(ON3) 및 상기 제 1 래치 노드(LN1)의 전압 레벨에 기초하여 상기 제 2 래치 노드(LN2)의 전압 레벨을 유지시킬 수 있다. 상기 출력 래치 회로(730)는 상기 제 3 및 제 4 출력 노드(ON3, ON4)를 통해 출력되는 제 1 및 제 2 래치 신호(LAT, LATB)에 기초하여 상기 출력 신호(OUT) 및 상보 신호(OUTB)를 생성할 수 있다.
도 8은 본 발명의 실시예에 따른 래치 비교기(800)의 구성을 보여주는 도면이다. 상기 래치 비교기(800)는 제 1 전압 레일(801) 및 제 2 전압 레일(802) 사이에 연결되어 동작할 수 있다. 상기 래치 비교기(800)는 증폭 회로(810), 래치 회로(820) 및 출력 래치 회로(830)를 포함할 수 있다. 상기 래치 회로(820)는 노드 스위칭 회로(821), 제 1 인버팅 회로(822), 제 2 인버팅 회로(823), 프리차지 회로(824) 및 전류 경로 차단 회로(825)를 포함할 수 있다. 상기 래치 비교기(800)는 상기 래치 회로(820)가 상기 3 및 제 4 출력 노드(ON3, ON4)와 상기 제 1 및 제 2 래치 노드(LN1, LN2) 사이에 상기 전류 경로 차단 회로(825)를 더 포함하는 점을 제외하고는 도 7에 도시된 래치 비교기(700)와 동일한 구성을 가질 수 있다. 따라서, 동일한 구성요소에 대해서는 유사한 도면 부호를 기재하였고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다.
상기 전류 경로 차단 회로(825)는 상기 제 1 및 제 2 래치 노드(LN1, LN2)의 전압 레벨에 기초하여 상기 제 3 및 제 4 출력 노드(ON3, ON4)를 상기 제 1 및 제 2 래치 노드(LN1, LN2)와 각각 연결할 수 있다. 상기 전류 경로 차단 회로(825)는 상기 제 1 및 제 2 래치 노드(LN1, LN2) 중 하나의 전압 레벨이 변화되었을 때 상기 제 1 및 제 2 래치 노드(LN1, LN2) 중 적어도 하나의 리키지 경로를 차단시킬 수 있다. 상기 전류 경로 차단 회로(825)는 상기 제 1 및 제 2 래치 노드(LN1, LN2)의 리키지 경로를 차단시켜 상기 제 1 및 제 2 래치 노드(LN1, LN2)의 전압 레벨을 견고하게 유지시키고, 불필요한 전력이 소모되는 것을 방지할 수 있다.
상기 전류 경로 차단 회로(825)는 제 1 트랜지스터(T11) 및 제 2 트랜지스터(T12)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터(T11, T12)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T11)의 게이트는 상기 제 2 래치 노드(LN2)와 연결되고, 드레인이 상기 제 1 래치 노드(LN1)와 연결되며, 소스가 상기 제 3 출력 노드(ON3)와 연결될 수 있다. 상기 제 2 트랜지스터(T12)의 게이트는 상기 제 1 래치 노드(LN1)와 연결되고, 드레인이 상기 제 2 래치 노드(LN2)와 연결되며, 소스가 상기 제 4 출력 노드(ON4)와 연결될 수 있다.
상기 제 2 인에이블 신호(COMEN)가 디스에이블되면, 상기 프리차지 회로(824)는 상기 제 1 및 제 2 래치 노드(LN1, LN2)를 상기 제 1 전압 레벨로 프리차지시킬 수 있다. 상기 제 1 및 제 2 트랜지스터(T11, T12)는 상기 프리차지된 제 1 및 제 2 래치 노드(LN1, LN2)의 전압 레벨에 기초하여 상기 제 1 래치 노드(LN1)를 상기 제 3 출력 노드(ON3)와 연결하고 상기 제 2 래치 노드(LN2)를 상기 제 4 출력 노드(ON4)와 연결할 수 있다. 상기 제 2 인에이블 신호(COMEN)가 인에이블되면, 상기 증폭 회로(810)가 동작할 수 있고, 상기 증폭 회로(810)는 상기 제 1 및 제 2 입력 신호(OUTP, OUTN)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2) 중 하나의 전압 레벨을 변화시키거나 상기 제 3 및 제 4 출력 노드(ON3, ON4) 중 하나의 전압 레벨을 변화시킬 수 있다. 예를 들어, 상기 제 2 출력 노드(ON2)의 전압 레벨이 낮아지는 경우, 상기 제 2 래치 노드(LN2)의 전압 레벨이 낮아질 수 있고, 상기 제 1 트랜지스터(T11)는 턴오프될 수 있다. 상기 제 1 트랜지스터(T11)가 턴오프되면, 상기 제 3 출력 노드(ON3)와 상기 제 1 래치 노드(LN1) 사이의 연결이 차단되고, 상기 제 1 래치 노드(LN1)로부터 상기 제 2 전압 레일(802)까지의 리키지 경로가 차단될 수 있다. 따라서, 상기 제 1 래치 노드(LN1)는 상기 제 1 전압 레벨을 견고하게 유지할 수 있다. 반대로 제 1 출력 노드(ON1)의 전압 레벨이 낮아지는 경우, 상기 제 1 래치 노드(LN1)의 전압 레벨이 낮아질 수 있고, 상기 제 2 트랜지스터(T12)는 턴오프될 수 있다. 상기 제 2 트랜지스터(T12)가 턴오프되면, 상기 제 4 출력 노드(ON4)와 상기 제 2 래치 노드(LN2) 사이의 연결이 차단되고, 상기 제 2 래치 노드(LN2)로부터 상기 제 2 전압 레일(802)까지의 리키지 경로가 차단될 수 있다. 따라서, 상기 제 2 래치 노드(LN2)는 상기 제 1 전압 레벨을 견고하게 유지할 수 있다. 따라서, 상기 래치 회로(820)가 상기 전류 경로 차단 회로(825)를 더 구비할 때, 상기 제 1 및 제 2 래치 신호(LAT, LATB)의 전압 레벨이 안정적으로 유지되고, 불필요한 전력 소모를 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (29)

  1. 주파수 감지 신호가 인에이블되었을 때 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 제 1 출력 노드 및 제 2 출력 노드 중 하나를 제 1 전압 레벨로 변화시키는 제 1 증폭 회로;
    상기 주파수 감지 신호가 디스에이블되었을 때 상기 제 1 입력 신호 및 상기 제 2 입력 신호를 증폭하여 제 3 출력 노드 및 제 4 출력 노드 중 하나를 제 2 전압 레벨로 변화시키고, 상기 제 2 전압 레벨은 상기 제 1 전압 레벨보다 낮은 제 2 증폭 회로; 및
    상기 주파수 감지 신호가 인에이블되었을 때 상기 제 1 출력 노드 및 상기 제 2 출력 노드의 전압 레벨에 기초하여 제 1 래치 신호 및 제 2 래치 신호를 생성하고, 상기 주파수 감지 신호가 디스에이블되었을 때 상기 제 3 출력 노드 및 상기 제 4 출력 노드의 전압 레벨에 기초하여 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 생성하는 래치 회로를 포함하는 래치 비교기.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 증폭 회로는, 상기 제 1 입력 신호 및 상기 제 2 입력 신호에 기초하여 상기 제 1 출력 노드 및 상기 제 2 출력 노드 중 하나를 상기 제 1 전압 레벨로 변화시키는 제 1 차동 회로; 및
    상기 주파수 감지 신호에 기초하여 상기 제 1 증폭 회로로 상기 제 1 전압 레벨을 갖는 제 1 전압을 제공하는 제 1 전압 스위칭 회로를 포함하는 래치 비교기.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제 1 차동 회로는, 상기 제 1 입력 신호를 수신하여 상기 제 2 출력 노드를 상기 제 1 전압 레벨로 변화시키는 제 1 P 채널 모스 트랜지스터; 및
    상기 제 2 입력 신호를 수신하여 상기 제 1 출력 노드를 상기 제 1 전압 레벨로 변화시키는 제 2 P 채널 모스 트랜지스터를 포함하는 래치 비교기.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 증폭 회로는, 상기 제 1 입력 신호 및 상기 제 2 입력 신호에 기초하여 상기 제 3 출력 노드 및 상기 제 4 출력 노드 중 하나를 상기 제 2 전압 레벨로 변화시키는 제 2 차동 회로; 및
    인에이블 신호에 기초하여 상기 제 2 증폭 회로로 상기 제 2 전압 레벨을 갖는 제 2 전압을 제공하는 제 2 전압 스위칭 회로를 포함하는 래치 비교기.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제 2 차동 회로는, 상기 제 1 입력 신호를 수신하여 상기 제 4 출력 노드를 상기 제 2 전압 레벨로 변화시키는 제 1 N 채널 모스 트랜지스터; 및
    상기 제 2 입력 신호를 수신하여 상기 제 3 출력 노드를 상기 제 2 전압 레벨로 변화시키는 제 2 N 채널 모스 트랜지스터를 포함하는 래치 비교기.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 래치 회로는 상기 주파수 감지 신호가 인에이블되었을 때, 상기 제 1 출력 노드 및 상기 제 2 출력 노드의 전압 레벨에 기초하여 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 생성하고,
    상기 주파수 감지 신호가 디스에이블되었을 때, 상기 제 3 출력 노드 및 상기 제 4 출력 노드의 전압 레벨에 기초하여 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 생성하는 래치 비교기.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 래치 회로는, 상기 주파수 감지 신호 및 인에이블 신호에 기초하여 상기 제 1 출력 노드를 상기 제 3 출력 노드 및 제 1 래치 노드와 연결하고, 상기 제 2 출력 노드를 상기 제 4 출력 노드 및 제 2 래치 노드와 연결하는 노드 스위칭 회로;
    상기 제 2 래치 노드의 전압 레벨에 기초하여 상기 제 1 래치 노드의 전압 레벨을 래치하여 상기 제 1 래치 신호를 생성하는 제 1 인버팅 회로; 및
    상기 제 1 래치 노드의 전압 레벨에 기초하여 상기 제 2 래치 노드의 전압 레벨을 래치하여 상기 제 2 래치 신호를 생성하는 제 2 인버팅 회로를 포함하는 래치 비교기.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 래치 회로는, 상기 제 1 래치 노드 및 상기 제 2 래치 노드의 전압 레벨에 기초하여 상기 제 1 래치 노드 및 상기 제 2 래치 노드 중 적어도 하나의 리키지 경로를 차단시키는 전류 경로 차단 회로를 더 포함하는 래치 비교기.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 래치 신호에 기초하여 출력 신호를 인에이블시키고, 상기 제 1 래치 신호에 기초하여 상기 출력 신호의 상보 신호를 인에이블시키는 출력 래치 회로를 더 포함하는 래치 비교기.
  10. 제 1 입력 신호 및 제 2 입력 신호의 전압 레벨이 제 1 범위일 때, 상기 제 1 입력 신호 및 상기 제 2 입력 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드 중 하나를 제 1 전압 레벨로 변화시키고, 상기 제 1 입력 신호 및 상기 제 2 입력 신호의 전압 레벨이 상기 제 1 범위보다 높은 제 2 범위일 때, 상기 제 1 입력 신호 및 상기 제 2 입력 신호에 기초하여 제 3 출력 노드 및 제 4 출력 노드 중 하나를 제 2 전압 레벨로 변화시키며, 상기 제 2 전압 레벨은 상기 제 1 전압 레벨보다 낮은 증폭 회로; 및
    상기 제 1 입력 신호 및 상기 제 2 입력 신호의 전압 레벨이 상기 제 1 범위일 때, 상기 제 1 출력 노드 및 상기 제 2 출력 노드의 전압 레벨에 기초하여 제 1 래치 신호 및 제 2 래치 신호를 생성하고, 상기 제 1 입력 신호 및 상기 제 2 입력 신호의 전압 레벨이 상기 제 2 범위일 때, 상기 제 3 출력 노드 및 상기 제 4 출력 노드의 전압 레벨에 기초하여 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 생성하는 래치 회로를 포함하는 래치 비교기.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 증폭 회로는, 상기 제 1 입력 신호 및 상기 제 2 입력 신호에 기초하여 상기 제 1 출력 노드 및 상기 제 2 출력 노드 중 하나를 상기 제 1 전압 레벨로 변화시키는 제 1 차동 회로;
    주파수 감지 신호에 기초하여 상기 제 1 차동 회로로 상기 제 1 전압 레벨을 갖는 제 1 전압을 제공하는 제 1 전압 스위칭 회로;
    상기 제 1 입력 신호 및 상기 제 2 입력 신호에 기초하여 상기 제 3 출력 노드 및 상기 제 4 출력 노드 중 하나를 상기 제 2 전압 레벨로 변화시키는 제 2 차동 회로; 및
    인에이블 신호에 기초하여 상기 제 2 차동 회로로 상기 제 2 전압 레벨을 갖는 제 2 전압을 제공하는 제 2 전압 스위칭 회로를 포함하는 래치 비교기.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 주파수 감지 신호는 상기 제 1 입력 신호 및 상기 제 2 입력 신호의 전압 레벨이 상기 제 1 범위일 때 인에이블되고, 상기 제 1 입력 신호 및 상기 제 2 입력 신호의 전압 레벨이 상기 제 2 범위일 때 디스에이블되는 래치 비교기.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 1 차동 회로는, 상기 제 1 입력 신호를 수신하여 상기 제 2 출력 노드를 상기 제 1 전압 레벨로 변화시키는 제 1 P 채널 모스 트랜지스터; 및
    상기 제 2 입력 신호를 수신하여 상기 제 1 출력 노드를 상기 제 1 전압 레벨로 변화시키는 제 2 P 채널 모스 트랜지스터를 포함하는 래치 비교기.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 2 차동 회로는, 상기 제 1 입력 신호를 수신하여 상기 제 4 출력 노드를 상기 제 2 전압 레벨로 변화시키는 제 1 N 채널 모스 트랜지스터; 및
    상기 제 2 입력 신호를 수신하여 상기 제 3 출력 노드를 상기 제 2 전압 레벨로 변화시키는 제 2 N 채널 모스 트랜지스터를 포함하는 래치 비교기.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 래치 회로는 주파수 감지 신호가 인에이블되었을 때, 인에이블 신호에 기초하여, 상기 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨에 기초하여 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 생성하고,
    상기 주파수 감지 신호가 디스에이블되었을 때, 상기 인에이블 신호에 기초하여 상기 제 3 및 제 4 출력 노드의 전압 레벨에 기초하여 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 생성하는 래치 비교기.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 래치 회로는, 주파수 감지 신호 및 인에이블 신호에 기초하여 상기 제 1 출력 노드를 상기 제 3 출력 노드 및 제 1 래치 노드와 연결하고, 상기 제 2 출력 노드를 상기 제 4 출력 노드 및 제 2 래치 노드와 연결하는 노드 스위칭 회로;
    상기 제 2 래치 노드의 전압 레벨에 기초하여 제 1 래치 노드의 전압 레벨을 래치하여 상기 제 1 래치 신호를 생성하는 제 1 인버팅 회로; 및
    상기 제 1 래치 노드의 전압 레벨에 기초하여 상기 제 2 래치 노드의 전압 레벨을 래치하여 상기 제 2 래치 신호를 생성하는 제 2 인버팅 회로를 포함하는 래치 비교기.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 래치 회로는, 상기 제 1 래치 노드 및 상기 제 2 래치 노드의 전압 레벨에 기초하여 상기 제 1 래치 노드 및 상기 제 2 래치 노드 중 적어도 하나의 리키지 경로를 차단시키는 전류 경로 차단 회로를 더 포함하는 래치 비교기.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 2 래치 신호에 기초하여 출력 신호를 인에이블시키고, 상기 제 1 래치 신호에 기초하여 상기 출력 신호의 상보 신호를 인에이블시키는 출력 래치 회로를 더 포함하는 래치 비교기.
  19. 클럭 신호의 주파수를 감지하여 주파수 감지 신호를 생성하는 주파수 감지기;
    적어도 2개의 내부 클럭 신호에 기초하여 제 1 범위 및 제 2 범위 중 하나에 포함되는 전압 레벨을 갖는 제 1 감지 신호 및 제 2 감지 신호를 생성하는 듀티 감지기;
    상기 주파수 감지 신호가 인에이블되었을 때 상기 제 1 범위에 포함되는 전압 레벨을 갖는 상기 제 1 감지 신호 및 상기 제 2 감지 신호를 증폭하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키는 제 1 증폭 회로;
    상기 주파수 감지 신호가 디스에이블되었을 때 상기 제 2 범위에 포함되는 전압 레벨을 갖는 상기 제 1 감지 신호 및 상기 제 2 감지 신호를 증폭하여 제 3 출력 노드 및 제 4 출력 노드의 전압 레벨을 변화시키는 제 2 증폭 회로; 및
    상기 주파수 감지 신호가 인에이블되었을 때 상기 제 1 출력 노드 및 상기 제 2 출력 노드의 전압 레벨에 기초하여 제 1 래치 신호 및 제 2 래치 신호를 생성하고, 상기 주파수 감지 신호가 디스에이블되었을 때 상기 제 3 출력 노드 및 상기 제 4 출력 노드의 전압 레벨에 기초하여 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 생성하는 래치 회로를 포함하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 듀티 감지기는 상기 클럭 신호의 주파수가 고주파수일 때 상기 제 1 범위의 전압 레벨을 갖는 상기 제 1 감지 신호 및 상기 제 2 감지 신호를 생성하고, 상기 클럭 신호의 주파수가 상기 고주파수보다 낮은 저주파수일 때 상기 제 2 범위의 전압 레벨을 갖는 상기 제 1 감지 신호 및 상기 제 2 감지 신호를 생성하는 반도체 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 제 1 증폭 회로는, 상기 제 1 감지 신호 및 상기 제 2 감지 신호에 기초하여 상기 제 1 출력 노드 및 상기 제 2 출력 노드 중 하나를 제 1 전압 레벨로 변화시키는 제 1 차동 회로; 및
    상기 주파수 감지 신호 및 제 1 인에이블 신호에 기초하여 상기 제 1 증폭 회로로 상기 제 1 전압 레벨을 갖는 제 1 전압을 제공하는 제 1 전압 스위칭 회로를 포함하는 반도체 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 제 1 차동 회로는, 상기 제 1 감지 신호를 수신하여 상기 제 2 출력 노드를 상기 제 1 전압 레벨로 변화시키는 제 1 P 채널 모스 트랜지스터; 및
    상기 제 2 감지 신호를 수신하여 상기 제 1 출력 노드를 상기 제 1 전압 레벨로 변화시키는 제 2 P 채널 모스 트랜지스터를 포함하는 반도체 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 제 2 증폭 회로는, 상기 제 1 감지 신호 및 상기 제 2 감지 신호에 기초하여 상기 제 3 출력 노드 및 상기 제 4 출력 노드 중 하나를 제 2 전압 레벨로 변화시키는 제 2 차동 회로; 및
    제 2 인에이블 신호에 기초하여 상기 제 2 증폭 회로로 상기 제 2 전압 레벨을 갖는 제 2 전압을 제공하는 제 2 전압 스위칭 회로를 포함하는 반도체 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23 항에 있어서,
    상기 제 2 차동 회로는, 상기 제 1 감지 신호를 수신하여 상기 제 4 출력 노드를 상기 제 2 전압 레벨로 변화시키는 제 1 N 채널 모스 트랜지스터; 및
    상기 제 2 감지 신호를 수신하여 상기 제 3 출력 노드를 상기 제 2 전압 레벨로 변화시키는 제 2 N 채널 모스 트랜지스터를 포함하는 반도체 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 래치 회로는 주파수 감지 신호가 인에이블되었을 때, 제 2 인에이블 신호에 기초하여, 상기 제 1 및 제 2 출력 노드의 전압 레벨을 래치하여 상기 제 1 및 제 2 래치 신호를 생성하고,
    상기 주파수 감지 신호가 디스에이블되었을 때, 상기 제 2 인에이블 신호에 기초하여 상기 제 3 및 제 4 출력 노드의 전압 레벨을 래치하여 상기 제 1 및 제 2 래치 신호를 생성하는 반도체 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 래치 회로는, 주파수 감지 신호 및 제 2 인에이블 신호에 기초하여 상기 제 1 출력 노드를 상기 제 3 출력 노드 및 제 1 래치 노드와 연결하고, 상기 제 2 출력 노드를 상기 제 4 출력 노드 및 제 2 래치 노드와 연결하는 노드 스위칭 회로;
    상기 제 2 래치 노드의 전압 레벨에 기초하여 제 1 래치 노드의 전압 레벨을 래치하여 상기 제 1 래치 신호를 생성하는 제 1 인버팅 회로; 및
    상기 제 1 래치 노드의 전압 레벨에 기초하여 상기 제 2 래치 노드의 전압 레벨을 래치하여 상기 제 2 래치 신호를 생성하는 제 2 인버팅 회로를 포함하는 반도체 장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서,
    상기 래치 회로는, 상기 제 1 래치 노드 및 상기 제 2 래치 노드의 전압 레벨에 기초하여 상기 제 1 래치 노드 및 상기 제 2 래치 노드 중 적어도 하나의 리키지 경로를 차단시키는 전류 경로 차단 회로를 더 포함하는 반도체 장치.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 제 2 래치 신호에 기초하여 출력 신호를 인에이블시키고, 상기 제 1 래치 신호에 기초하여 상기 출력 신호의 상보 신호를 인에이블시키는 출력 래치 회로를 더 포함하는 반도체 장치.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 클럭 신호가 지연되어 생성된 지연 클럭 신호에 기초하여 상기 적어도 2개의 내부 클럭 신호를 생성하는 멀티 페이즈 클럭 생성기; 및
    상기 적어도 2개의 내부 클럭 신호에 기초하여 제 1 에지 펄스 신호 및 제 2 에지 펄스 신호를 생성하는 에지 펄스 생성기를 더 포함하고,
    상기 듀티 감지기는 상기 제 1 및 제 2 에지 펄스 신호에 기초하여 상기 제 1 및 제 2 감지 신호를 생성하는 반도체 장치.
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