CN103973274B

CN103973274B - 锁存比较器

Info

Publication number: CN103973274B
Application number: CN201410217637.6A
Authority: CN
Inventors: 陈璐; 张宁; 王志利
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2014-05-20
Filing date: 2014-05-20
Publication date: 2016-09-07
Anticipated expiration: 2034-05-20
Also published as: CN103973274A

Abstract

本发明公开了一种高速动态锁存比较器，包括前置放大器，第一锁存器和第二锁存器以及输出控制电路。前置放大器用于对输入的差分信号进行放大；第一锁存器和第二锁存器与前置放大器相连，用于交替地对放大的该差分信号进行比较；输出控制电路用于交替地输出所述第一锁存器的比较结果和所述第二锁存器的比较结果。本发明的锁存比较器通过两个锁存器实现并行比较，能够显著能够提高比较速度。

Description

锁存比较器

技术领域

本发明涉及比较器，特别涉及一种高速动态锁存比较器。

背景技术

在模数转换和许多模拟电路中，比较器是常常被用到的电路。比较器作为模数转换器的核心模块，其失调电压、功耗、回程噪声、比较速度等特性会对模数转换器的形成产生极其重要的影响。比较器较大的失调电压会造成模数转换器的失码，造成转换错误；比较器速度不够，则不能在要求的时间内完成正确的比较输出，出现亚稳态(metastability)输出。因此，要实现高速高精度的模数转换器，其所用比较器的精度和速度是关键。

锁存比较器是高速比较器中最常用的电路，能够实现快速信号的大小比较。图1所示为现有技术中的锁存比较器的电路示意图，锁存比较器包括前置放大器和锁存器，前置放大器用于将输入信号的差模进行放大后输入锁存器，锁存器利用正反馈对该前置放大器输出的放大的差模信号进行比较后输出。

如1图所示，前置放大器为有源负载结构，包括一对差分输入对M1管和M2管，其栅极接收一对差分输入信号VINP和VINN，其源极接收偏置电流I0，其漏极分别连接PMOS负载M3管和M4管。偏置电流I0由偏置电流源IBIAS提供，并通过由M12管和M0管构成的电流镜镜像至差分输入对M1管和M2管的源极。差分输入信号经放大后分别通过M5管和M6管镜像至锁存器。锁存器包括两个交叉耦合的放大级1和2，复位管M11和开关管M10，开关管M10由时钟信号CLKB控制，复位管M11由始终信号CLK控制，CLK和CLKB为一对反相的时钟信号。VOUT为锁存比较器的输出端。

锁存比较器的工作原理如下：当CLK为高电平时，CLKB为低电平，复位管M11和开关管M10导通，2个放大级的输入端(输出端)被拉至同一电平，锁存器进入重置阶段。当CLK为低电平，CLKB为高电平时，复位管M11和开关管M10均截止，锁存器进入比较阶段，其输入端的信号差触发交叉耦合的两个放大级形成正反馈环路，迅速拉大信号差值直到一端接近电源VDD，一端接近地电位GND，如此将锁存器的输出端锁存为0和VDD。然而，由于当时钟信号CLK为高电平的时候锁存器处于重置阶段，不能进行比较和锁存，总的比较时间为重置阶段与比较阶段的时间和，因此加长了整体的比较时间，利用率较低。而若想要提高比较速度则需要大大增加各级电流，这又往往和低功耗的要求相矛盾。

因此，需要提出一种低功耗的高速动态锁存比较器。

发明内容

本发明的主要目的在于克服现有技术的缺陷，提供一种可以以较小的面积和功耗代价实现比较器速度翻倍功能的动态高速锁存比较器。

本发明采用如下技术方案：一种锁存比较器，包括前置放大器，第一锁存器和第二锁存器以及输出控制电路。其中所述前置放大器用于对输入的差分信号进行放大；所述第一锁存器和第二锁存器与所述前置放大器相连，用于交替地对放大的该差分信号进行比较；所述输出控制电路用于交替地输出所述第一锁存器的比较结果和所述第二锁存器的比较结果。所述第一锁存器经第一开关管耦接至电源，所述第一锁存器包括交叉耦合的第一放大级和第二放大级，所述第一和第二放大级的输入端之间连接第一复位管；所述第二锁存器经第二开关管耦接至电源，所述第二锁存器包括交叉耦合的第三放大级和第四放大级，所述第三和第四放大级的输入端之间连接第二复位管。所述第一开关管的栅极和所述第二开关管的栅极接收互为反相的时钟信号，所述第一复位管的栅极和所述第二复位管的栅极接收互为反相的时钟信号，且所述第一复位管与所述第一开关管同步导通或截止，所述第二复位管与所述第二开关管同步导通或截止。

本发明优选的一种技术方案，所述前置放大器包括：由第一NMOS管(M1)和第二NMOS管(M2)组成的一对NMOS差分输入对，所述第一NMOS管(M1)和第二NMOS管(M2)的栅极接收所述差分信号，源极接收偏置电流；构成有源负载的第一PMOS管(M3)和第二PMOS管(M4)，其源极共同连接至电源(VDD)、漏极分别连接所述第一NMOS管(M1)和第二NMOS管(M2)的漏极。

本发明优选的一种技术方案，所述锁存比较器还包括第三PMOS管(M5)，第四PMOS管(M6)，第五PMOS管(M15)和第六PMOS管(M16)。第三PMOS管(M5)与所述第一PMOS管(M3)构成第一电流镜，用于将所述第一PMOS管的输出信号镜像至所述第一放大级的输入端；第四PMOS管(M6)与所述第二PMOS管(M4)构成第二电流镜，用于将所述第二PMOS管(M4)的输出信号镜像至所述第二放大级的输入端；第五PMOS管(M15)与所述第一PMOS管(M3)构成第三电流镜，用于将所述第一PMOS管的输出信号镜像至所述第三放大级的输入端；第六PMOS管(M16)与所述第二PMOS管(M4)构成第四电流镜，用于将所述第二PMOS管(M4)的输出信号镜像至所述第四放大级的输入端。

本发明优选的一种技术方案，所述第一复位管为NMOS管(M11)，所述第一开关管为PMOS管(M12)，所述第一复位管(M11)的栅极接收第一时钟信号，所述第一开关管(M12)的栅极接收与所述第一时钟信号反相的第二时钟信号；所述第二复位管为NMOS管(M21)，所述第二开关管为PMOS管(M22)，所述第二复位管(M21)的栅极接收所述第二时钟信号，所述第二开关管(M22)的栅极接收所述第一时钟信号。

本发明优选的一种技术方案，所述第一放大级包括第七PMOS管(M8)和第三NMOS管(M10)，所述第二放大级包括第八PMOS管(M7)和第四NMOS管(M9)；所述第七PMOS管(M8)和所述第三NMOS管(M10)的栅极共同连接至所述第八PMOS管(M7)和第四NMOS管(M9)的漏极，所述第七PMOS管(M8)和所述第三NMOS管(M10)的漏极共同连接至所述第八PMOS管(M7)和第四NMOS管(M9)的栅极，所述第七PMOS管(M8)和第八PMOS管(M7)的源极连接所述第一开关管(M12)的漏极，所述第三NMOS管(M10)和第四NMOS管(M9)的源极接地；所述第一复位管(M11)连接于所述第七PMOS管(M8)和第八PMOS管(M7)的漏极之间。所述第三放大级包括第九PMOS管(M18)和第五NMOS管(M20)，所述第四放大级包括第十PMOS管(M17)和第六NMOS管(M19)，所述第九PMOS管(M18)和所述第五NMOS管(M20)的栅极共同连接至所述第十PMOS管(M17)和第六NMOS管(M19)的漏极，所述第九PMOS管(M18)和所述第五NMOS管(M20)的漏极共同连接至所述第十PMOS管(M17)和第六NMOS管(M19)的栅极，所述第九PMOS管(M18)和第十PMOS管(M17)的源极连接所述第二开关管(M22)的漏极，所述第五NMOS管(M20)和第六NMOS管(M19)的源极接地；所述第二复位管(M21)连接于所述第九PMOS管(M18)和第十PMOS管(M17)的漏极之间。

本发明优选的一种技术方案，所述第一放大级的输出端作为所述第一锁存器的输出端并以其输出信号作为所述第一锁存器输出的比较结果；所述第三放大级的输出端作为所述第二锁存器的输出端并以其输出信号作为所述第二锁存器输出的比较结果。

本发明优选的一种技术方案，所述输出控制电路包括第一CMOS开关和第二CMOS开关，所述第一CMOS开关的输入端与所述第一锁存器的输出端相连并由所述第二时钟信号控制以与所述第二开关管同步导通，所述第二CMOS开关的输入端与所述第二锁存器的输出端相连并由所述第一时钟信号控制以与所述第一开关管同步导通，所述第一CMOS开关的输出端与所述第二CMOS开关的输出端相连。

本发明优选的一种技术方案，所述前置放大器还包括：第五电流镜，其包括第七NMOS管(M00)和第八NMOS管(M0)，用于将所述偏置电流镜像至所述NMOS差分输入对的源极。

本发明还提供了一种级联比较器，其包括多级预放大器以及上述的锁存比较器，其中相邻的所述预放大器中前一级的输出端和后一级的输入端之间以及最后一级的所述预放大器的输出端与所述锁存比较器的输入端之间均连接耦合电容，每一所述预放大器的输入端之间及所述锁存比较器的输入端之间均连接有输入开关。

与现有技术相比，本发明的高速动态锁存比较器采用了两个并行的锁存器并通过时钟信号控制交替进入比较阶段输出比较结果，从而将一个时钟周期有效地分成两个，实现了比较速度的成倍提高。

附图说明

图1是现有技术的锁存比较器的电路示意图。

图2是本发明一实施例的锁存比较器的原理图。

图3是本发明一实施例的锁存比较器的电路示意图。

图4是本发明一实施例的级联比较器的原理图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

在本说明书中及在权利要求书中，应理解当一元件被称为“连接”或“耦接”到另一元件或与另一元件“相连”或“相耦接”时，其可直接连接到另一元件，或可存在介入元件。

图2是本发明的高速动态锁存比较器的原理图，锁存比较器包括前置放大器1，与前置放大器1相连的锁存器电路2以及与锁存器电路2相连的输出控制电路3三部分。前置放大器1用于将差分输入信号VIN+和VIN-进行放大后输入锁存器部分，锁存器电路2由时钟信号控制而将经放大的差分输入信号进行比较锁存再通过输出控制电路3输出VOUT。如图所示，本发明中锁存器电路2包括第一锁存器21和第二锁存器22，每一个锁存器均与前置放大器的2个输出端相连，可接收经前置放大器1放大的差分信号。通过时钟信号CLK，CLKB的控制，第一锁存器21和第二锁存器22交替进行对该放大的差分信号的比较，输出控制电路3则交替地将第一锁存器21得到的比较结果和第二锁存器22得到的比较结果输出。

请继续参考图3，其所示为本发明一实施例的锁存比较器的电路示意图。前置放大器为有源负载结构的差分放大器，包括由NMOS管M1，M2组成的NMOS差分输入对，构成有源负载的PMOS管M3，M4以及构成电流镜的NMOS管M0，M00。

其中，NMOS管M0，M00的作用为提供前置放大器的电流偏置。具体的，M0管的栅极与M00管的栅极和M00管的漏极相连，并连接至偏置电流源IBIAS，M0管的源极与M00管的源极共同接地GND，M0管的漏极作为电流镜的输出端连接至M1、M2管的源极，将偏置电流I0以1:1的比例镜像至差分输入对。NMOS差分输入对的M1管和M2管的栅极分别接正输入信号VINP和负输入信号VINN，输入信号VINP和VINN构成差分信号。PMOS管M3和PMOS管M4的源极连接电源VDD，M3管的漏极和栅极连接在M1管的漏极上，M4管的漏极和栅极连接在M2管的漏极上，M3管和M4管构成前置放大器的有源负载。

前置放大器的输出信号由PMOS管M5和M6镜像至第一锁存器，由PMOS管M15和M16镜像至第二锁存器。如图所示，M5管的栅极与M3管的栅极相连，源极连接电源VDD，漏极连接第一锁存器的输入端(节点A1)，M5管与M3管构成电流镜。M6管的栅极与M4管的栅极相连，源极接电源VDD，漏极接第一锁存器的另一输入端(节点B1)，M6管与M4管构成电流镜。同样的，M15管的栅极与M3管的栅极相连，源极连接电源VDD，漏极连接第二锁存器的输入端(节点A2)，M15管与M3管也构成电流镜。M16管的栅极与M4管的栅极相连，源极接电源VDD，漏极接第二锁存器的另一输入端(节点B2)，M16管与M4管也构成电流镜。

第一锁存器经PMOS开关管M12耦接电源VDD，第二锁存器经PMOS开关管M22耦接电源VDD。其中，开关管M12和M22由反相的时钟信号控制，如图所示，本实施例中开关管M12的栅极接时钟信号CLKB，开关管M22的栅极接时钟信号CLK。由于时钟信号CLKB和CLK一对反相的信号，当开关管M12导通时开关管M22断开，反之亦然。

第一锁存器包括交叉耦合的第一放大级1和第二放大级2，即放大级1的输入端A1与放大级2的输出端相连，放大级2的输入端B1与放大级1的输出端相连。具体的，第一放大级1包括PMOS管M8和NMOS管M10，第二放大级2包括PMOS管M7和NMOS管M9。管M8和管M10的栅极相连，作为放大级1的输入端(A1节点)，并连接管M7和管M9的漏极。管M8和管M10的漏极相连，作为放大级2的输入端(B1节点)，并连接管M7和管M9的栅极。管M8和管M7的源极共同连接开关管M12的漏极，管M9和管M10的源极接地GND。第一锁存器的两个输入端(A1，B1节点)之间，连接一复位管M11。复位管M11也由时钟信号控制其导通或截止，并且复位管M11与开关管M12的导通或截止是同步的。如本实施例中，复位管M11为NMOS管，则其栅极接时钟信号CLK，源极接管M7和管M9的漏极(节点A1)，漏极接管M8和管M10的漏极(节点B1)。因此，当CLK为高电平时，管M11和管M12均导通，C1点处的电压被拉高至高电平，而节点A1，B1的电压被强制拉成相等，到约为中间电平值。此时第一锁存器进入重置阶段。相反的，当CLK为低电平时，管M11和管M12均断开，放大级1和2形成正反馈回路，第一锁存器进入比较阶段，将输入端A1，B1的信号差异迅速转换为逻辑电平。

第二锁存器的结构与第一锁存器相同，其包括交叉耦合的第三放大级3和第四放大级4，即放大级3的输入端A2与放大级4的输出端相连，放大级4的输入端B2与放大级3的输出端相连。具体的，第三放大级3包括PMOS管M18和NMOS管M20，第四放大级4包括PMOS管M17和NMOS管M19。管M18和管M20的栅极相连，作为放大级3的输入端(A2节点)，并连接管M17和管M19的漏极。管M18和管M20的漏极相连，作为放大级4的输入端(B2节点)，并连接管M17和管M19的栅极。管M18和管M17的源极共同连接开关管M22的漏极，管M20和管M19的源极接地GND。第二锁存器的两个输入端(A2，B2节点)之间，连接一复位管M21。复位管M21也由时钟信号控制其导通或截止，并且复位管M21与开关管M22的导通或截止是同步的。如本实施例中，复位管M21为NMOS管，则其栅极接时钟信号CLKB，源极接管M17和管M19的漏极(节点A2)，漏极接管M18和管M20的漏极(节点B2)。因此，当CLK为低电平时，管M21和管M22均导通，C2点处的电压被拉高至高电平，而节点A2，B2的电压被强制拉成相等，到约为中间电平值。此时第二锁存器进入重置阶段。相反的，当CLK为高电平时，管M21和管M22均断开，放大级3和4形成正反馈回路，第二锁存器进入比较阶段，将输入端A2，B2的信号差异迅速转换为逻辑电平。

输出控制电路包括CMOS开关SW1和SW2。CMOS开关SW1和SW2的输入端分别与第一锁存器的输出端和第二锁存器的输出端相连，CMOS开关SW1和SW2的输出端相互连接。在本实施例中，将第一放大级1的输出端(B1节点)作为第一锁存器的输出端，CMOS开关SW1的输入端连接于节点B1，将第三放大级3的输出端(B2节点)作为第二锁存器的输出端，CMOS开关SW2的输入端连接于节点B2。因此，节点B1输出的逻辑电平即作为第一锁存器的比较结果，节点B2输出的逻辑电平即作为第二锁存器的比较结果。CMOS开关SW1和SW2分别由反相的时钟信号控制，以实现交替导通而将第一锁存器和第二锁存器的比较结果交替输出。并且，CMOS开关SW1在第一锁存器进入比较阶段时导通，在第一锁存器进入重置阶段时截止。而CMOS开关SW2则在第二锁存器进入比较阶段时导通，在第二锁存器进入重置阶段时截止。因此，本实施例中CMOS开关SW1由时钟信号CLKB控制，CMOS开关SW2由时钟信号CLK控制。

以下将结合图3详细说明本实施例的锁存比较器的工作原理。

首先，前置放大器将其输入端(NMOS差分输入对M1和M2的栅极)接收的差分信号VINP和VINN进行放大，NMOS晶体管M0和M00提供输入差分输入对的尾电流。前置放大器的作用在于将输入差分信号进行放大，增加其驱动能力并输出给下一级的锁存器电路。

锁存器电路包括第一锁存器和第二锁存器。两个锁存器采用相同的结构，均包括由首尾相接的两个放大级构成的双稳态结构，用于根据前置放大器的输出信号的差异转换为数字逻辑电平。由于锁存器的操作分为两个阶段，重置阶段和比较阶段，因此通过时钟信号的控制能够使得两个锁存器交替进入比较阶段，从而将一个时钟周期分为两个，实现并行比较。

具体来说，本实施例中，时钟信号CLK和CLKB为反相的时钟信号，当CLK为高电平时，CLKB为低电平，此时开关管M11和复位管M12均导通，C1点电位被拉高至高电平，节点A1和B1短路，电压被强制拉成相等，约为中间电平值。此时，第一锁存器进入重置阶段，功耗非常小。而第二锁存器则处于比较阶段，开关管M21和复位管M22均断开，放大级3和4形成正反馈环路能够迅速将节点A2，B2的电压差拉大并转换为高低电平。节点B2输出的数字电平作为第二锁存器转换完成的比较结果。另一方面，对于输出控制电路来说，由于CLK为高电平，CMOS开关SW2导通，将第二锁存器的比较结果输出，CMOS开关SW1断开，第一锁存器的输出被隔离。

反之，当CLK为低电平时，CLKB为高电平，此时开关管M21和复位管M22均导通，C2点电位被拉高至高电平，节点A2和B2短路，电压被强制拉成相等，约为中间电平值。此时，第二锁存器进入重置阶段，功耗非常小。而第一锁存器则处于比较阶段，开关管M11和复位管M12均断开，放大级1和2形成的正反馈环路能够迅速将A1，B1的电压差拉大并转换为数字逻辑电平。节点B1输出的数字电平作为第一锁存器的比较结果。另一方面，由于CLKB为高电平，CMOS开关SW1导通将第一锁存器的比较结果输出，CMOS开关SW2断开将第二锁存器的输出隔离。

由以上可知，在本实施例中，当时钟信号CLK为高电平时，由第二锁存器进行比较并通过CMOS开关SW2导通来输出比较结果(此时第一锁存器处于重置阶段)，当始终信号CLK为低电平时，则由第一锁存器进行比较并通过CMOS开关SW1导通来输出比较结果(此时第二锁存器进入重置阶段为下一个高电平到来做准备)。

如此，锁存比较器的总输出为在CLK为低电平时输出第一锁存器的比较结果，CLK为高电平时输出第二锁存器的比较结果，从而将一个时钟周期分成了两个，比较速度为现有技术单级锁存比较器的两倍。

图4所示为应用本发明的锁存比较器的级联比较器的原理图。请参照图4，级联比较器包括多级的预放大器以及上述锁存比较器。本实施例中，多预放大器为两级。每一个预放大器具有两个输入端和两个输出端，且两个输入端之间连接有输入开关S1～S3。相邻的预放大器中前一级的输出端和后一级的输入端之间连接耦合电容C1，C2。锁存比较器的两个输入端之间也连接有输入开关S5，S6，并且最后一级的预放大器的输出端与锁存比较器的输入端之间也连接耦合电容C3，C4。

其工作原理为，在失调电压消除阶段，开关S1～S6闭合，使各个输入端均接共模电压，第一预放大器输出端的失调电压被分别存储在电容C1和C2上；第二预放大器输出端的失调电压被分别存储在电容C3和C4上。在输入信号比较阶段，开关S1～S6断开，输入信号VIN+和VIN-经过两级预放大器，将原先很小的输入信号的差异放大，再作为锁存比较器的输入差分信号由锁存比较器进行电压比较并产生逻辑输出VOUT。由于此时两级预放大器的失调电压和C1～C4上存储的失调电压相互抵消，从而达到消除失调电压的目的。由时钟控制的锁存比较器的比较速度提高为传统锁存比较器的两倍，并通过两级预放大器对输入信号的预放大，使得级联比较器能够分辨更小的电压差值，实现了高速高精度的应用。

综上所述，本发明提出的高速动态锁存比较器采用了两个并行的锁存器并通过时钟信号控制使两个锁存器交替进入比较阶段对输入信号进行比较，并结合输出控制电路交替输出两个锁存器的比较结果，从而将一个时钟周期有效地分成两个，实现了比较速度的成倍提高。

虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims

1.一种锁存比较器，其特征在于，包括：

前置放大器，用于对输入的差分信号进行放大；

第一锁存器和第二锁存器，与所述前置放大器相连，用于交替地对放大的该差分信号进行比较；以及

输出控制电路，用于交替地输出所述第一锁存器的比较结果和所述第二锁存器的比较结果，

其中，所述第一锁存器经第一开关管耦接至电源，所述第一锁存器包括交叉耦合的第一放大级和第二放大级，所述第一和第二放大级的输入端之间连接第一复位管；

所述第二锁存器经第二开关管耦接至电源，所述第二锁存器包括交叉耦合的第三放大级和第四放大级，所述第三和第四放大级的输入端之间连接第二复位管；

其中，所述第一开关管的栅极和所述第二开关管的栅极接收互为反相的时钟信号，所述第一复位管的栅极和所述第二复位管的栅极接收互为反相的时钟信号，且所述第一复位管与所述第一开关管同步导通或截止，所述第二复位管与所述第二开关管同步导通或截止。

2.根据权利要求1所述的锁存比较器，其特征在于，所述前置放大器包括：

由第一NMOS管(M1)和第二NMOS管(M2)组成的一对NMOS差分输入对，所述第一NMOS管(M1)和第二NMOS管(M2)的栅极接收所述差分信号，源极接收偏置电流；

构成有源负载的第一PMOS管(M3)和第二PMOS管(M4)，其源极共同连接至电源(VDD)、漏极分别连接所述第一NMOS管(M1)和第二NMOS管(M2)的漏极。

3.根据权利要求2所述的锁存比较器，其特征在于，还包括：

第三PMOS管(M5)，其与所述第一PMOS管(M3)构成第一电流镜，用于将所述第一PMOS管的输出信号镜像至所述第一放大级的输入端；

第四PMOS管(M6)，其与所述第二PMOS管(M4)构成第二电流镜，用于将所述第二PMOS管(M4)的输出信号镜像至所述第二放大级的输入端；

第五PMOS管(M15)，其与所述第一PMOS管(M3)构成第三电流镜，用于将所述第一PMOS管的输出信号镜像至所述第三放大级的输入端；

第六PMOS管(M16)，其与所述第二PMOS管(M4)构成第四电流镜，用于将所述第二PMOS管(M4)的输出信号镜像至所述第四放大级的输入端。

4.根据权利要求1所述的锁存比较器，其特征在于，

所述第一复位管为NMOS管(M11)，所述第一开关管为PMOS管(M12)，所述第一复位管(M11)的栅极接收第一时钟信号，所述第一开关管(M12)的栅极接收与所述第一时钟信号反相的第二时钟信号；

所述第二复位管为NMOS管(M21)，所述第二开关管为PMOS管(M22)，所述第二复位管(M21)的栅极接收所述第二时钟信号，所述第二开关管(M22)的栅极接收所述第一时钟信号。

5.根据权利要求4所述的锁存比较器，其特征在于，所述第一放大级包括第七PMOS管(M8)和第三NMOS管(M10)，所述第二放大级包括第八PMOS管(M7)和第四NMOS管(M9)；所述第七PMOS管(M8)和所述第三NMOS管(M10)的栅极共同连接至所述第八PMOS管(M7)和第四NMOS管(M9)的漏极，所述第七PMOS管(M8)和所述第三NMOS管(M10)的漏极共同连接至所述第八PMOS管(M7)和第四NMOS管(M9)的栅极，所述第七PMOS管(M8)和第八PMOS管(M7)的源极连接所述第一开关管(M12)的漏极，所述第三NMOS管(M10)和第四NMOS管(M9)的源极接地；所述第一复位管(M11)连接于所述第七PMOS管(M8)和第八PMOS管(M7)的漏极之间；

所述第三放大级包括第九PMOS管(M18)和第五NMOS管(M20)，所述第四放大级包括第十PMOS管(M17)和第六NMOS管(M19)，所述第九PMOS管(M18)和所述第五NMOS管(M20)的栅极共同连接至所述第十PMOS管(M17)和第六NMOS管(M19)的漏极，所述第九PMOS管(M18)和所述第五NMOS管(M20)的漏极共同连接至所述第十PMOS管(M17)和第六NMOS管(M19)的栅极，所述第九PMOS管(M18)和第十PMOS管(M17)的源极连接所述第二开关管(M22)的漏极，所述第五NMOS管(M20)和第六NMOS管(M19)的源极接地；所述第二复位管(M21)连接于所述第九PMOS管(M18)和第十PMOS管(M17)的漏极之间。

6.根据权利要求2所述的锁存比较器，其特征在于，所述第一放大级的输出端作为所述第一锁存器的输出端并以其输出信号作为所述第一锁存器输出的比较结果；所述第三放大级的输出端作为所述第二锁存器的输出端并以其输出信号作为所述第二锁存器输出的比较结果。

7.根据权利要求6所述的锁存比较器，其特征在于，所述输出控制电路包括第一CMOS开关和第二CMOS开关，所述第一CMOS开关的输入端与所述第一锁存器的输出端相连并由所述第二时钟信号控制以与所述第二开关管同步导通，所述第二CMOS开关的输入端与所述第二锁存器的输出端相连并由所述第一时钟信号控制以与所述第一开关管同步导通，所述第一CMOS开关的输出端与所述第二CMOS开关的输出端相连。

8.根据权利要求2所述的锁存比较器，其特征在于，所述前置放大器还包括：

第五电流镜，其包括第七NMOS管(M00)和第八NMOS管(M0)，用于将所述偏置电流镜像至所述NMOS差分输入对的源极。

9.一种级联比较器，其特征在于，包括：多级预放大器以及根据权利要求1～8任一项所述的锁存比较器，其中相邻的所述预放大器中前一级的输出端和后一级的输入端之间以及最后一级的所述预放大器的输出端与所述锁存比较器的输入端之间均连接耦合电容，每一所述预放大器的输入端之间及所述锁存比较器的输入端之间均连接有输入开关。