JP2010141646A - ラッチ型コンパレータ及びこれを用いた多値論理復調回路 - Google Patents
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Abstract
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた2つのCMOSインバータからなるフリップフロップを含み、フリップフロップの4個のトランジスタの各々のソースと電源/接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。
【選択図】図3
Description
例えば、デジタルCMOS集積回路においては、高速動作、低消費電力、及び低雑音を実現するため、小振幅の差動信号バスが賞用されているが、その差動信号のレシーバとしてコンパレータが必須になる。
第1のPMOSトランジスタTp(以下、単にTp1、Tp2、…と略記する)と第1のNMOSトランジスタTn(以下、単にTn1、Tn2、…と略記する)のゲートとドレーンが各々共通接続されて第1のインバータを構成し、Tp2とTn2のゲートとドレーンが各々共通接続されて第2のインバータを構成し、第1、第2のインバータがクロスカップルされてフリップフロップを構成している。
差動入力InP、InNは各々、並列接続されたTn5とTp5、並列接続されたTn6とTp6を介して、フリップフロップの差動出力QP、QNに接続されている。
さらに、差動クロック入力CkP、CkNのうちCkPはTp3、Tn5、及びTn6のゲートに接続され、CkNはTn3、Tp5、及びTp6のゲートに接続されている。
最初の段階では差動クロックCkP、CkNの電位は各々、H(ロジカル・ハイ、即ち理想的には電源Vddに等しい電位)、L(ロジカル・ロー、即ち理想的には接地Vssに等しい電位)であり、Tn5及びTp5、Tn6及びTp6は全てオン状態にある。
差動入力InP、InNは一般に微小な差を含む任意の差を有しているが、各々、オン状態にあるTn5及びTp5、Tn6及びTp6を介してフリップフロップに接続されているので、差動出力QP、QNは各々、差動入力InP、InNに等しい。
次の段階で、差動クロックCkP、CkNの電位が逆転すると、Tn5及びTp5、Tn6及びTp6が全てオフされると同時に、Tp3、Tn3がオンし、差動出力QP、QNは、その当初の任意の電位差が増幅されてH又はLになる。即ち、任意の電位差を有する差動入力の大小が検出されたことになる。
これらの素子はレイアウト上同形にとり、なるべく特性が同一になるように設計してあるが、それでもこの種の特性バラツキは製造プロセス上不可避であり、従来のラッチ型コンパレータでは、差動入力に対するオフセットを回避又は低減するためには製造プロセスのマージンを削るしかなく、製造コスト増を招いていた。
また、特許文献2には、DRAMのセンスアンプ系の一部として、この従来方式のラッチ型コンパレータが使われている。
第1のPMOSトランジスタTp1(以下、単にTp1、Tp2、…と略記する)と第1のNMOSトランジスタTn1(以下、単にTn1、Tn2、…と略記する)のゲートとドレーンが各々共通接続されて構成した第1のインバータ、及び、Tp2とTn2のゲートとドレーンが各々共通接続されて構成した第2のインバータをクロスカップルして構成したフリップフロップを含み、
前記Tp1、Tp2のソースは各々、縦続接続されたTp3と第1の抵抗R1(以下、単にR1、R2、…と略記する)、縦続接続されたTp4とR2を介して電源Vddに接続され、Tn1、Tn2のソースは各々、縦続接続されたTn3とR3、縦続接続されたTp4とR4を介して接地Vssに接続され、
差動入力InP、InNは各々、並列接続されたTn5とTp5、並列接続されたTn6とTp6を介して、前記フリップフロップの差動出力QP、QNに接続され、
差動クロック入力CkP、CkNのうちCkPは前記Tp3、Tp4、Tn5、及びTn6のゲートに接続され、CkNは前記Tn3、Tn4、Tp5、及びTp6のゲートに接続され、
前記Tp3とR1の接続節点及び前記Tp4とR2の接続節点は、いずれか一方が選択可能なように第1のスイッチを介して、第1の、設定電流値が可変な定電流源に接続され、
前記Tn3とR3の接続節点及び前記Tn4とR4の接続節点は、いずれか一方が選択可能なように第2のスイッチを介して、第2の、設定電流値が可変な定電流源に接続され、
ていることを特徴とする。
前記差動入力InP、InNを同電位In0とした状態で、前記第1、第2の定電流源の設定電流値の可変範囲及び前記第1、第2のスイッチの投入位置のうち、前記設定電流値が共に0の場合を含む範囲をスキャンしながら前記差動出力を測定し、異なる2つの前記同電位差動入力値に対して前記測定を行い、各々から得られた前記差動出力の反転・非反転の境界領域の重なる部分から前記設定電流値及び前記スイッチの投入位置の組を選んで決定する、
ことを特徴とする。
ことを特徴とする。
対応する前記閾値を挟む2つの論理レベル電圧(第1、第2とする)に対して、前記差動入力InP、InNの差電圧InP−InNを、前記第1の論理レベル電圧とした状態で、前記第1、第2の定電流源の設定電流値の可変範囲及び前記第1、第2のスイッチの投入位置をスキャンしながら前記差動出力を測定し、次に前記第2の論理レベル電圧とした状態で前記測定を行い、各々から得られた前記差動出力の正判定領域の重なる領域から前記設定電流値及び前記スイッチの投入位置の組を選んで決定する、
ことを特徴とする。
なお、明細書全体において同様の参照符号は同様の構成要素を示す。
また、以下便宜上、端子(節点)の名称、信号の名称、信号の電位に対して、原則として共通の記号(信号の名称)を使う。(例えば、「InP」はプラス側の差動入力端子(節点)名であり、その節点の信号の名称であり、その信号の時間の関数としての電位を表すものとする。)
[実施の形態1]
フリップフロップ及び、差動入力InP、InNとフリップフロップの差動出力QP、QNとの接続構成は上記従来技術による場合(図1)と同様である。
さらに、差動クロック入力CkP、CkNのうちCkPはTn5、Tn6のゲートに接続され、CkNはTp5、Tp6のゲートに接続されている。
別途第2の差動クロック入力CkP2、CkN2を用意し、CkP2をTp3、Tp4のゲートに接続し、CkN2をTn3、Tn4のゲートに接続してもよい。
例えば第2の差動クロック入力CkP2、CkN2を、差動クロック入力CkP、CkNとオーバラップさせることで、フリップフロップの動作をより確実にできる。
Tp3とR1の接続節点及びTp4とR2の接続節点は、第1のスイッチを介して、いずれか一方が選択可能に第1の定電流源に接続され、
Tn3とR3の接続節点及びTn4とR4の接続節点は、第2のスイッチを介して、いずれか一方が選択可能に第2の定電流源に接続される。
そこで、以下において、Tp1とTp2の共通の閾値を−Vthp(負値)、共通のトランスコンダクタンス(gm)値をgmp、Tn1とTn2の共通の閾値をVthn(正値)、共通のgm値をgmn、抵抗R1とR2の共通の抵抗値をRp、抵抗R3とR4の共通の抵抗値をRnとする。
従って、ここでは専らオフセット調整モードを説明する。
第1、第2の定電流源を各々、抵抗R1、R4側に選択接続した(図3で、2つのスイッチ「S」を共に「P」側に接続)場合、
Voff= Ioffp×Rp×kp + Ioffn×Rn×kn、
第1、第2の定電流源を各々、抵抗R2、R3側に選択接続した(図3で、2つのスイッチ「S」を共に「N」側に接続)場合、
Voff=−Ioffp×Rp×kp − Ioffn×Rn×kn、
となる。
ただし、ここで、kp、knは各々、gmp/(gmp+gmn)、gmn/(gmp+gmn)である。
オフセット補正のための調節可能なパラメータは一般にIoffp(正負含む)、Ioffn(正負含む)の2種類あることになる。
例えばM=5の場合、Ioffp、Ioffnは各々63段階の補正が可能となる。
簡単のため、フルスケールの定電流値をIoffp=Ioffn=Ioff0とし、Rp=Rn=R0の場合を考えると、
Voffの補正の刻みΔV=(Ioff0/32)×R0となり、例えば、刻みΔV=2mVであれば、±62mVの範囲の補正が2mV刻みで可能となる。
この場合、In0=Vthnではgmn=0、In0=Vdd−Vthpではgmp=0になるから、Voffの決定式は簡略化されて各々、
Voff=±Ioffp×Rp、
Voff=±Ioffn×Rn
となる。
最初に差動入力電位を同電位、例えば、InP=InN=In0=Vthnとした状態で、第1の定電流源の電流値を例えば−Ioff0から+Ioff0まで刻みΔVに対応する量だけ順次変更して、フリップフロップの差動出力QP、QNが反転する点を探し、この反転点の直前又は直後の電流値に固定する。
次に、In0=Vdd−Vthpとした状態で、第2の定電流源の電流値を同様の手順で決定し固定する。
同様に、差動入力InP、InNの変動範囲が、もともと、Vdd−Vthp〜Vddに限られている場合は、gmpは0になり、Rp=0、従って、抵抗R1、R2及び第1の定電流源は不要になり、回路は簡略化できて、第2の定電流源の電流値を上記の方法で決定し固定すればよい。
第2に、差動入力電位を第1と異なる同電位、例えば、InP=InN=In0=(3/4)Vddとした状態で、フリップフロップの差動出力QP、QNの非反転、反転マップを測定し、非反転・反転の境界領域Bを得る。
両マップの各々の非反転・反転の境界領域A、Bの重なる部分から電流値の組を選び、固定する。
黒丸、白丸は各々、非反転・反転境界領域A、Bを表わし、この場合各々はIoffp、Ioffnが「+4」「+6」の直線上に乗っている。
従って、両者を各々直線の交点である「+4」、「+6」に固定すればよい。
本図は、第1、第2の測定において各々、トランジスタTn1・Tn2、又はトランジスタTp1・Tp2のどちらかがオフしている場合である。
また、領域A、Bの形状は閾値のソース電圧依存性などによって、曲線になる場合がある。
さらに、測定時のノイズにより領域A、Bが有限の幅を持つ場合は、各々最小2乗法などによる直線(曲線)近似化して交点を求める。特にノイズが大きい場合は、領域A、Bの交叉領域の近傍を繰返し測定して統計的処理を行い、最尤交点を求める。
[実施の形態2]
従って、ここでは専らオフセット調整モードを説明する。
図4に示すように4値論理の場合は、差動入力InP、InNの差電圧InP−InNは、第1〜第4の論理レベル電圧HH、HL、LH、LLのいずれかの値をとり、それらの間に第1〜第3の閾値TH1、TH0、TH1bが介在するので、各々に対応する第1〜第3のラッチ型コンパレータが用意される。
第1の論理レベル電圧HHとして標準値(+150mV、0mV)の外に、閾値に近接する値、例えば(+130mV、+20mV)を印加して差動出力が正判定になる領域Aを限定できる。
領域A、Bの重なる領域の中央部から、設定電流値及びスイッチの投入位置の組を選んで決定することができる。
逆に、例えばVdd/2〜Vddに限定されている場合は、PMOSトランジスタTp1〜Tp6及びこれらに関連するクロックCkP,抵抗器R1、R2、第1の定電流源Ioffpは不要になる。
いずれの場合も、オフセットの調整は、上述の実施の形態1の(c)で述べた手順により、Ioffp又はIoffnを決定すればよい。
Claims (4)
- 第1のPMOSトランジスタTp1(以下、単にTp1、Tp2、…と略記する)と第1のNMOSトランジスタTn1(以下、単にTn1、Tn2、…と略記する)のゲートとドレーンが各々共通接続されて構成した第1のインバータ、及び、Tp2とTn2のゲートとドレーンが各々共通接続されて構成した第2のインバータをクロスカップルして構成したフリップフロップを含み、
前記Tp1、Tp2のソースは各々、縦続接続されたTp3と第1の抵抗R1(以下、単にR1、R2、…と略記する)、縦続接続されたTp4とR2を介して電源Vddに接続され、Tn1、Tn2のソースは各々、縦続接続されたTn3とR3、縦続接続されたTp4とR4を介して接地Vssに接続され、
差動入力InP、InNは各々、並列接続されたTn5とTp5、並列接続されたTn6とTp6を介して、前記フリップフロップの差動出力QP、QNに接続され、
差動クロック入力CkP、CkNのうちCkPは前記Tp3、Tp4、Tn5、及びTn6のゲートに接続され、CkNは前記Tn3、Tn4、Tp5、及びTp6のゲートに接続され、
前記Tp3とR1の接続節点及び前記Tp4とR2の接続節点は、いずれか一方が選択可能なように第1のスイッチを介して、第1の、設定電流値が可変な定電流源に接続され、
前記Tn3とR3の接続節点及び前記Tn4とR4の接続節点は、いずれか一方が選択可能なように第2のスイッチを介して、第2の、設定電流値が可変な定電流源に接続され、
ていることを特徴とするラッチ型コンパレータ - 動作モードとして前記第1、第2の定電流源の設定電流値及び前記第1、第2のスイッチの投入位置を決定するオフセット調整モードと、オフセット調整後の実動作モードとを含むラッチ型コンパレータであって、前記オフセット調整モードにおいては、
前記差動入力InP、InNを同電位In0とした状態で、前記第1、第2の定電流源の設定電流値の可変範囲及び前記第1、第2のスイッチの投入位置のうち、前記設定電流値が共に0の場合を含む範囲をスキャンしながら前記差動出力を測定し、異なる2つの前記同電位差動入力値に対して前記測定を行い、各々から得られた前記差動出力の反転・非反転の境界領域の重なる部分から前記設定電流値及び前記スイッチの投入位置の組を選んで決定する、
ことを特徴とする請求項1に記載のラッチ型コンパレータ。 - 第1〜第Nの論理レベル電圧と、前記隣接する論理レベル電圧に対応する第1〜第N−1の閾値を備える多値論理(Nは3以上の整数)に対応し、請求項1に記載のラッチ型コンパレータを複数個含み、前記複数個のラッチ型コンパレータの差動入力を並列に接続して差動多値入力とし、前記複数個のラッチ型コンパレータのオフセット値は各々、前記差動多値入力の異なる閾値に対応するように補正されることを特徴とする多値論理復調回路。
- 動作モードとして前記第1、第2の定電流源の設定電流値及び前記第1、第2のスイッチの投入位置を決定するオフセット調整モードと、オフセット調整後の内蔵する前記ラッチ型コンパレータを一斉に稼動する実動作モードとを含む多値論理復調回路であって、前記オフセット調整モードは、内蔵する前記ラッチ型コンパレータごとに実行され、
対応する前記閾値を挟む2つの論理レベル電圧(第1、第2とする)に対して、前記差動入力InP、InNの差電圧InP−InNを、前記第1の論理レベル電圧とした状態で、前記第1、第2の定電流源の設定電流値の可変範囲及び前記第1、第2のスイッチの投入位置をスキャンしながら前記差動出力を測定し、次に前記第2の論理レベル電圧とした状態で前記測定を行い、各々から得られた前記差動出力の正判定領域の重なる領域から前記設定電流値及び前記スイッチの投入位置の組を選んで決定する、
ことを特徴とする請求項3に記載の多値論理復調回路。
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