JP2001285037A

JP2001285037A - コンパレータ

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Publication number: JP2001285037A
Application number: JP2000092988A
Authority: JP
Inventors: Kimiyoshi Mizoe; 公義三添
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2000-03-28
Filing date: 2000-03-28
Publication date: 2001-10-12
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Also published as: JP3675291B2

Abstract

(57)【要約】【課題】コンパレータの消費電流を増やすことなく遅
延時間を短くしたコンパレータを提供することを目的と
する。【解決手段】差動回路３で２入力の入力電圧をそれぞ
れ電流Ｉ１，Ｉ２に変換し、これらを、入力インピーダ
ンスが低く周波数特性の良い第１および第２のカレント
ミラー回路１０，１２で折り返えし、さらに第３および
第４のカレントミラー回路１５，１８で折り返す。第１
のカレントミラー回路１０の第２の出力端子２０と第４
のカレントミラー回路１８の出力端子２１との接続点、
第２のカレントミラー回路１２の第２の出力端子２２と
第３のカレントミラー回路１５の出力端子２３との接続
点で、差動回路３で変換された電流Ｉ１，Ｉ２を比較
し、その比較結果を電圧レベルでコンパレータの第１お
よび第２の出力端子２４，２５への出力とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンパレータに関
し、特に２つの電圧レベルを比較してロジックレベルの
出力電圧を出力するコンパレータに関する。

【０００２】

【従来の技術】図１０は従来の代表的なコンパレータの
基本構成を示す回路図である。図１０に示したように、
コンパレータは、ＰＭＯＳトランジスタＭ４１，Ｍ４
２，Ｍ４３およびＮＭＯＳトランジスタＭ４４，Ｍ４５
からなる入力段と、ＰＭＯＳトランジスタＭ４６および
ＮＭＯＳトランジスタＭ４７からなる出力段とによって
構成される。

【０００３】入力段は、ＰＭＯＳトランジスタＭ４１を
定電流源、ＰＭＯＳトランジスタＭ４２，Ｍ４３を差動
入力、ＮＭＯＳトランジスタＭ４４，Ｍ４５をカレント
ミラー負荷とした差動回路を構成し、出力段は、ＰＭＯ
ＳトランジスタＭ４６を定電流負荷、ＮＭＯＳトランジ
スタＭ４７を増幅回路とするソース接地増幅回路を構成
している。ＰＭＯＳトランジスタＭ４１，Ｍ４６のソー
スには正電源１６１が接続され、ゲートはバイアス電圧
入力端子１６２に接続されている。そして、出力段のＶ
ｏは、コンパレータの出力端子である。

【０００４】このコンパレータは、差動回路によって、
非反転入力端子Ｖｉ＋と反転入力端子Ｖｉ−とに印加さ
れた２つの電圧を比較し、比較結果を電圧レベルに変
え、出力段のソース接地増幅回路により、グランド電位
対電源電圧のロジックレベルに変換して出力端子Ｖｏに
比較結果を得る。

【０００５】たとえば、非反転入力端子Ｖｉ＋の入力電
圧が反転入力端子Ｖｉ−の入力電圧より高い場合には、
ＰＭＯＳトランジスタＭ４２はＰＭＯＳトランジスタＭ
４３より電流が多く流れ、ＮＭＯＳトランジスタＭ４
４，Ｍ４５のカレントミラー負荷では、それぞれのトラ
ンジスタは等しい電流を流そうとするので、ＰＭＯＳト
ランジスタＭ４３のドレインから供給する電流よりＮＭ
ＯＳトランジスタＭ４５のドレインに引き込む電流能力
が大きくなり、差動回路の出力レベルはグランド電位に
近いレベルになる。このとき、出力段のＰＭＯＳトラン
ジスタＭ４６およびＮＭＯＳトランジスタＭ４７のソー
ス接地増幅回路では、差動回路の出力をゲートで受けて
いるＮＭＯＳトランジスタＭ４７はオフ状態になる。Ｐ
ＭＯＳトランジスタＭ４６は定電流出力となっているの
で、このソース接地増幅回路の出力、すなわちコンパレ
ータの出力端子Ｖｏは電源電圧レベルとなる。逆に、非
反転入力端子Ｖｉ＋の入力電圧が反転入力端子Ｖｉ−の
入力電圧より低い場合には、コンパレータは逆の動作を
し、コンパレータの出力端子Ｖｏはグランド電位のレベ
ルとなる。

【０００６】図１１はヒステリシス付きのコンパレータ
の構成を示す回路図である。図示のコンパレータは、Ｐ
ＭＯＳトランジスタＭ５１，Ｍ５２，Ｍ５３およびＮＭ
ＯＳトランジスタＭ５４，Ｍ５５，Ｍ５６，Ｍ５７から
なる入力段と、ＰＭＯＳトランジスタＭ５８およびＮＭ
ＯＳトランジスタＭ５９からなる出力段とによって構成
される。

【０００７】このヒステリシス付きのコンパレータによ
れば、ＰＭＯＳトランジスタＭ５１を定電流源とした差
動回路の入力のＰＭＯＳトランジスタＭ５２，Ｍ５３を
流れる電流に対して、互い帰還をかけるようにＮＭＯＳ
トランジスタＭ５４，Ｍ５５のカレントミラー負荷とＮ
ＭＯＳトランジスタＭ５６，Ｍ５７のカレントミラー負
荷をたすきがけ接続する。それぞれのカレントミラー回
路では、ＮＭＯＳトランジスタＭ５４とＮＭＯＳトラン
ジスタＭ５５、およびＮＭＯＳトランジスタＭ５６とＮ
ＭＯＳトランジスタＭ５７とのトランジスタ比を１対ｋ
とする。

【０００８】このコンパレータにおいて、まず、ＰＭＯ
ＳトランジスタＭ５３の非反転入力端子Ｖｉ＋の入力電
圧よりＰＭＯＳトランジスタＭ５２の反転入力端子Ｖｉ
−の電圧が大きく、非反転入力端子Ｖｉ＋の電圧が上昇
していく場合について考える。はじめに、ＰＭＯＳトラ
ンジスタＭ５３に流れる電流は、ＰＭＯＳトランジスタ
Ｍ５２に流れる電流より多く、ＮＭＯＳトランジスタＭ
５７に流そうとする電流は、ＰＭＯＳトランジスタＭ５
２に流れる電流より多いので、ＮＭＯＳトランジスタＭ
５４には電流が流れなく、差動回路の出力、すなわちＮ
ＭＯＳトランジスタＭ５６のドレイン電圧が高くなって
いる。

【０００９】非反転入力端子Ｖｉ＋の電圧が上昇する
と、ＰＭＯＳトランジスタＭ５３の電流は減少してい
き、ＰＭＯＳトランジスタＭ５２に流れる電流がＭＯＳ
トランジスタＭ５３に流れる電流のｋ倍と等しくなり、
さらに非反転入力端子Ｖｉ＋の電圧が上昇すると、ＰＭ
ＯＳトランジスタＭ５３の電流よりＰＭＯＳトランジス
タＭ５２の電流が大きくなり、ＰＭＯＳトランジスタＭ
５３の電流に対してＮＭＯＳトランジスタＭ５５に引き
込む電流能力が大きくなる。このとき、差動回路の出力
は低くなる。この状態から再び、非反転入力端子Ｖｉ＋
が下降していくと、ＰＭＯＳトランジスタＭ５３の電流
が増加して、ＰＭＯＳトランジスタＭ５３に流れる電流
がＰＭＯＳトランジスタＭ５２に流れる電流のｋ倍とな
り、さらに非反転入力端子Ｖｉ＋の電圧が下がってＰＭ
ＯＳトランジスタＭ５３の電流がＰＭＯＳトランジスタ
Ｍ５２の電流より大きくなって差動回路の出力のレベル
が上昇する。

【００１０】なお、出力段のＰＭＯＳトランジスタＭ５
８およびＮＭＯＳトランジスタＭ５９で構成しているソ
ース接地増幅回路の動作は図１０と同様である。このよ
うにして、差動回路の入力であるＰＭＯＳトランジスタ
Ｍ５２とＰＭＯＳトランジスタＭ５３に流れる電流が互
いにｋ倍の関係になったとき、コンパレータの出力電圧
レベルが変化するので、差動回路の入力電圧が（Ｖｉ
＋）＞（Ｖｉ−）から（Ｖｉ＋）＜（Ｖｉ−）に変化す
るときと、入力電圧が（Ｖｉ＋）＜（Ｖｉ−）から（Ｖ
ｉ＋）＞（Ｖｉ−）に変化するときで、閾値電圧の違い
が生じ、これが入力電圧に対しての出力電圧のヒステリ
シス電圧となる。

【００１１】

【発明が解決しようとする課題】差動回路とソース接地
回路とで構成しているコンパレータの遅延時間は、差動
回路の出力抵抗とソース接地回路のミラー容量の時定数
とにより決まる。差動回路の出力抵抗はトランジスタの
出力抵抗ｒｄｓそのものであるため、出力抵抗を下げて
遅延時間を短くしようとすると、差動回路のバイアス電
流を増やさなければならない。すなわち、コンパレータ
の遅延時間を短くしようとした場合、従来の回路構成で
は全消費電流が増えるという問題があった。

【００１２】本発明はこのような点に鑑みてなされたも
のであり、コンパレータの消費電流を増やすことなく遅
延時間を短くすることができるコンパレータを提供する
ことを目的とする。

【００１３】

【課題を解決するための手段】本発明では上記問題を解
決するために、２つの電圧レベルを比較してロジックレ
ベルの出力電圧を出力するコンパレータにおいて、第１
の電源に接続した定電流源をバイアスとする２入力の差
動回路と、入力端子が前記差動回路の第１の出力端子に
接続されかつ第２の電源に接続された第１のカレントミ
ラー回路と、入力端子が前記差動回路の第２の出力端子
に接続されかつ前記第２の電源に接続された第２のカレ
ントミラー回路と、入力端子が前記第１のカレントミラ
ー回路の第１の出力端子に接続されかつ前記第１の電源
に接続された第３のカレントミラー回路と、入力端子が
前記第２のカレントミラー回路の第１の出力端子に接続
されかつ前記第１の電源に接続された第４のカレントミ
ラー回路と、を備え、前記第１のカレントミラー回路の
第２の出力端子と前記第４カレントミラー回路の出力端
子とを接続してコンパレータの第１の出力とし、前記第
２のカレントミラー回路の第２の出力端子と前記第３の
カレントミラー回路の出力端子とを接続してコンパレー
タの第２の出力とし、前記差動回路の２入力の電圧レベ
ルを比較してコンパレータの前記第１の出力および第２
の出力に相反する電圧レベルの出力結果を得ることを特
徴とするコンパレータが提供される。

【００１４】このようなコンパレータによれば、差動回
路の２入力の入力電圧はそれぞれ電流に変換され、これ
らの電流は第１および第２のカレントミラー回路でそれ
ぞれ折り返えされ、第３および第４のカレントミラー回
路に入力される。第１のカレントミラー回路の第２の出
力端子と第４のカレントミラー回路の出力端子との接続
点、第２のカレントミラー回路の第２の出力端子と第３
のカレントミラー回路の出力端子との接続点では、差動
回路で変換されたそれぞれの電流が互いに比較され、そ
の比較結果が電圧レベルでコンパレータの出力となる。
入力インピーダンスが低く周波数特性が良いカレントミ
ラー回路を組合せて差動回路で入力電圧から変換した電
流の大きさを比較し、最後に電圧に変換する回路構成に
したことにより、消費電流を増やさずに遅延時間を短く
することができる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は本発明によるコンパ
レータの第１の構成を示すブロック図である。

【００１６】本発明のコンパレータは、第１の電源１に
定電流源２が接続され、この定電流源２は、差動回路３
のバイアス入力端子４に接続されている。この差動回路
３は、第１および第２の入力端子５，６と第１および第
２の出力端子７，８を有している。差動回路３の第１の
出力端子７は、第２の電源９に接続された第１のカレン
トミラー回路１０の入力端子１１に接続され、差動回路
３の第２の出力端子８は、第２の電源９に接続された第
２のカレントミラー回路１２の入力端子１３に接続され
ている。これら第１および第２のカレントミラー回路１
０，１２の構成は同一とする。

【００１７】さらに、第１のカレントミラー回路１０の
第１の出力端子１４は、第１の電源１に接続された第３
のカレントミラー回路１５の入力端子１６に接続され、
第２のカレントミラー回路１２の第１の出力端子１７
は、第１の電源１に接続された第４のカレントミラー回
路１８の入力端子１９に接続されている。また、第１の
カレントミラー回路１０の第２の出力端子２０は、第４
のカレントミラー回路１８の出力端子２１に接続され、
第２のカレントミラー回路１２の第２の出力端子２２
は、第３のカレントミラー回路１５の出力端子２３に接
続されている。第１のカレントミラー回路１０の第２の
出力端子２０と第４のカレントミラー回路１８の出力端
子２１との接続点は、コンパレータの第１の出力端子２
４に接続され、第２のカレントミラー回路１２の第２の
出力端子２２と第３のカレントミラー回路１５の出力端
子２３との接続点は、コンパレータの第２の出力端子２
５に接続されている。

【００１８】以上の構成のコンパレータによれば、第１
の電源１に接続された定電流源２をバイアスとした差動
回路３は、第１および第２の入力端子５，６に印加され
た第１および第２の入力電圧に対応した電流を第１およ
び第２の出力端子７，８から出力する。ここでは、この
電流をそれぞれＩ１，Ｉ２とする。なお、差動回路３か
ら出力する電流の総和（Ｉ１＋Ｉ２）は定電流源２から
のバイアス電流と同じになる。

【００１９】電流Ｉ１，Ｉ２は、第１および第２のカレ
ントミラー回路１０，１２でそれぞれ折り返えされ、第
３および第４のカレントミラー回路１５，１８に入力さ
れる。ここで、第１および第２のカレントミラー回路１
０，１２の入力に対する出力の電流比を１対１とし、ま
た、第３および第４のカレントミラー回路１５，１８の
入力に対する出力の電流比も１対１とする。そうする
と、第１のカレントミラー回路１０の第１の出力端子１
４は第３のカレントミラー回路１５の入力端子１６に、
第２のカレントミラー回路１２の第１の出力端子１７は
第４のカレントミラー回路１８の入力端子１９にそれぞ
れ接続しているので、第３および第４のカレントミラー
回路１５，１８の出力端子２３，２１の電流はそれぞれ
Ｉ１，Ｉ２となる。

【００２０】第１のカレントミラー回路１０の第２の出
力端子２０と第４のカレントミラー回路１８の出力端子
２１、第２のカレントミラー回路１２の第２の出力端子
２２と第３のカレントミラー回路１５の出力端子２３が
接続されていることから、この接続により電流Ｉ１，Ｉ
２が比較され、その比較結果が電圧レベルでコンパレー
タの出力となる。

【００２１】以上のような形態をとることによって、差
動回路３での２入力の電圧から２出力の電流に変えて、
それぞれのカレントミラー回路により電流で互いに比較
し、最終的には比較結果を電圧レベルで出力することが
できる。

【００２２】ここで、たとえば、差動回路３から出力さ
れた電流が、Ｉ１＞Ｉ２となっている場合、第１のカレ
ントミラー回路１０の第２の出力端子２０と第４のカレ
ントミラー回路１８の出力端子２１との接続点、すなわ
ち、コンパレータの第１の出力端子２４の電圧レベル
は、第２の電源９の電圧レベルとなり、また、第２のカ
レントミラー回路１２の第２の出力端子２２と第３のカ
レントミラー回路１５の出力端子２３との接続点、すな
わち、コンパレータの第２の出力端子２５の電圧レベル
は、第１の電源の電圧レベルとなる。

【００２３】また、Ｉ１＜Ｉ２となっている場合は、第
１の出力端子２４の電圧レベルは、第１の電源１の電圧
レベルとなり、第２の出力端子２５の電圧レベルは、第
２の電源９の電圧レベルとなる。

【００２４】なお、差動回路３がＮＭＯＳトランジスタ
で構成している場合は、第１の入力端子５の電圧が第２
の入力端子６の電圧より大きいと、Ｉ１＞Ｉ２となり、
ＰＭＯＳトランジスタで構成している場合は、第２の入
力端子６の電圧が第１の入力端子５の電圧より大きい
と、Ｉ１＞Ｉ２となる。

【００２５】次に、第１のカレントミラー回路１０およ
び第２のカレントミラー回路１２の入力に対する出力の
電流比が各カレントミラー回路の第１の出力では１対１
であり、第２の出力では１対ｋと設定したときを想定す
る。このとき、差動回路３から出力する電流がＩ１，Ｉ
２であると、第１および第２のカレントミラー回路１
０，１２の第２の出力２０，２２の電流はそれぞれｋ・
Ｉ１，ｋ・Ｉ２となる。そうすると、コンパレータの第
１の出力端子２４では、Ｉ２＝ｋ・Ｉ１となるとき、ま
た、コンパレータの第２の出力端子２５では、Ｉ１＝ｋ
・Ｉ２となるときに、出力電圧レベルが変化する閾値電
流となる。つまり、コンパレータの第１および第２の入
力電圧がＩ１＝ｋ・Ｉ２あるいはＩ２＝ｋ・Ｉ１となる
電圧差が生じると、出力電圧の変化が起こる。

【００２６】図２は図１のコンパレータの第１の具体例
を示す回路図である。この回路は、図１のブロック構成
に対応させると、バイアス電圧入力端子３１を持つ第１
のトランジスタのＮＭＯＳトランジスタＭ１が定電流
源、第２、第３のトランジスタのＮＭＯＳトランジスタ
Ｍ２，Ｍ３が差動回路、第４、第５、第６のトランジス
タのＰＭＯＳトランジスタＭ４，Ｍ５，Ｍ６が第１のカ
レントミラー回路、第７、第８、第９のトランジスタの
ＰＭＯＳトランジスタＭ７，Ｍ８，Ｍ９が第２のカレン
トミラー回路、第１０、第１１のトランジスタのＮＭＯ
ＳトランジスタＭ１０，Ｍ１１が第３のカレントミラー
回路、第１２、第１３のトランジスタのＮＭＯＳトラン
ジスタＭ１２，Ｍ１３が第４のカレントミラー回路であ
る。また、ＮＭＯＳトランジスタＭ２のゲートに接続さ
れた非反転入力端子Ｖｉ＋が差動回路の第１の入力、Ｎ
ＭＯＳトランジスタＭ３のゲートに接続された反転入力
端子Ｖｉ−が差動回路の第２の入力、非反転出力端子Ｖ
ｏ＋が第１の出力端子、反転出力端子Ｖｏ−が第２の出
力端子である。負電源（またはグランド）３２が第１の
電源、正電源３３が第２の電源である。

【００２７】このコンパレータにおいて、定電流バイア
スは、第１の電源である負電源３２に接続したＮＭＯＳ
トランジスタＭ１から供給し、供給されたバイアス電流
は、差動入力の非反転入力端子Ｖｉ＋および反転入力端
子Ｖｉ−の電圧レベルに相応してＮＭＯＳトランジスタ
Ｍ２，Ｍ３に分けられる。分けられたＮＭＯＳトランジ
スタＭ２，Ｍ３のそれぞれに流れる電流は、第２の電源
である正電源３３に接続したカレントミラー回路のＰＭ
ＯＳトランジスタＭ４，Ｍ５，Ｍ６、および同じく正電
源３３に接続したカレントミラー回路のＰＭＯＳトラン
ジスタＭ７，Ｍ８，Ｍ９で折り返される。さらに、ＰＭ
ＯＳトランジスタＭ５には負電源３２に接続したカレン
トミラー回路のＮＭＯＳトランジスタＭ１０，Ｍ１１を
接続し、ＰＭＯＳトランジスタＭ８には負電源３２に接
続したカレントミラー回路のＮＭＯＳトランジスタＭ１
２，Ｍ１３を接続し、電流を折り返す。

【００２８】そして、ＰＭＯＳトランジスタＭ６とＮＭ
ＯＳトランジスタＭ１３を接続して第１の出力である非
反転出力端子Ｖｏ＋とし、ＰＭＯＳトランジスタＭ９と
ＮＭＯＳトランジスタＭ１１を接続して第２の出力であ
る反転出力端子Ｖｏ−として、お互いのトランジスタか
ら流れる電流を比較して電圧レベルを決定し、相反する
レベルの出力結果を得る。

【００２９】たとえば、入力電圧が（Ｖｉ＋）＞（Ｖｉ
−）である場合、ＰＭＯＳトランジスタＭ６、ＮＭＯＳ
トランジスタＭ１３およびＰＭＯＳトランジスタＭ９、
ＮＭＯＳトランジスタＭ１１に流れる電流は、Ｉ６＞Ｉ
１３，Ｉ９＜Ｉ１１の関係となり、それぞれの出力は非
反転出力端子Ｖｏ＋がハイレベル、反転出力端子Ｖｏ−
がローレベルとなる。

【００３０】遅延時間は、非反転出力端子Ｖｏ＋に関し
ては、ＰＭＯＳトランジスタＭ４，Ｍ６で構成するカレ
ントミラー回路とＮＭＯＳトランジスタＭ１２，Ｍ１３
で構成するカレントミラー回路とで決まり、反転出力端
子Ｖｏ−に関しては、ＰＭＯＳトランジスタＭ７，Ｍ９
で構成するカレントミラー回路とＮＭＯＳトランジスタ
Ｍ１０とＭ１１で構成するカレントミラー回路とで決ま
る。

【００３１】図３は図１のコンパレータの第２の具体例
を示す回路図である。このコンパレータは、図２のコン
パレータのＰＭＯＳトランジスタをＮＭＯＳトランジス
タに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに
置き換え、正電源と負電源を入れ替えた構成となってい
る。すなわち、バイアス電圧入力端子３５を持つＰＭＯ
ＳトランジスタＭ２１が定電流源、ＰＭＯＳトランジス
タＭ２２，Ｍ２３が差動回路、ＮＭＯＳトランジスタＭ
２４，Ｍ２５，Ｍ２６が第１のカレントミラー回路、Ｎ
ＭＯＳトランジスタＭ２７，Ｍ２８，Ｍ２９が第２のカ
レントミラー回路、ＰＭＯＳトランジスタＭ３０，Ｍ３
１が第３のカレントミラー回路、ＰＭＯＳトランジスタ
Ｍ３２，Ｍ３３が第４のカレントミラー回路を構成して
いる。また、ＰＭＯＳトランジスタＭ２２のゲートに接
続された非反転入力端子Ｖｉ＋が差動回路の第１の入
力、ＰＭＯＳトランジスタＭ２３のゲートに接続された
反転入力端子Ｖｉ−が差動回路の第２の入力、非反転出
力端子Ｖｏ＋が第１の出力端子、反転出力端子Ｖｏ−が
第２の出力端子、そして、負電源（またはグランド）３
６が第２の電源、正電源３７が第１の電源を構成してい
る。

【００３２】動作的には図２のコンパレータと同じであ
り、入力電圧が（Ｖｉ＋）＞（Ｖｉ−）のとき、ＮＭＯ
ＳトランジスタＭ２６、ＰＭＯＳトランジスタＭ３３お
よびＮＭＯＳトランジスタＭ２９、ＰＭＯＳトランジス
タＭ３１に流れる電流は、Ｉ２６＜Ｉ３３，Ｉ２９＞Ｉ
３１となり、ＮＭＯＳトランジスタＭ２６とＰＭＯＳト
ランジスタＭ３３との接続点の非反転出力端子Ｖｏ＋は
ハイレベルとなり、ＮＭＯＳトランジスタＭ２９とＰＭ
ＯＳトランジスタＭ３１との接続点の反転出力端子Ｖｏ
−はローレベルになる。

【００３３】図４は本発明によるコンパレータの第２の
構成を示すブロック図である。このコンパレータは、第
１の電源４１に定電流源４２が接続され、この定電流源
４２は、差動回路４３のバイアス入力端子４４に接続さ
れている。この差動回路４３は、第１および第２の入力
端子４５，４６と第１および第２の出力端子４７，４８
を有している。差動回路４３の第１の出力端子４７は、
第２の電源４９に接続された第１のカレントミラー回路
５０の入力端子５１に接続され、差動回路４３の第２の
出力端子４８は、第２の電源４９に接続された第２のカ
レントミラー回路５２の入力端子５３に接続されてい
る。

【００３４】さらに、第１のカレントミラー回路５０の
第１の出力端子５４は、第１の電源４１に接続された第
３のカレントミラー回路５５の入力端子５６に接続さ
れ、第２のカレントミラー回路５２の第１の出力端子５
７は、第１の電源４１に接続された第４のカレントミラ
ー回路５８の入力端子５９に接続されている。また、第
１のカレントミラー回路５０の第２の出力端子６０は、
第４のカレントミラー回路５８の出力端子６１に接続さ
れ、第２のカレントミラー回路５２の第２の出力端子６
２は、第３のカレントミラー回路５５の出力端子６３に
接続されている。第１のカレントミラー回路５０の第２
の出力端子６０と第４のカレントミラー回路５８の出力
端子６１との接続点は、コンパレータの第１の出力端子
６４に接続され、第２のカレントミラー回路５２の第２
の出力端子６２と第３のカレントミラー回路５５の出力
端子６３との接続点は、コンパレータの第２の出力端子
６５に接続されている。さらに、コンパレータの第１お
よび第２の出力端子６４，６５には、電圧保持回路６６
が接続され、この電圧保持回路６６の出力には、コンパ
レータの第３の出力端子６７および第４の出力端子６８
が接続されている。電圧保持回路６６は、ＲＳフリップ
フロップのような論理のある２入力のフリップフロップ
とすることができる。

【００３５】この構成において、差動回路４３の出力電
流が、Ｉ２／ｋ＜Ｉ１＜ｋ・Ｉ２あるいはＩ１／ｋ＜Ｉ
２＜ｋ・Ｉ１のとき、コンパレータの第１および第２の
出力端子６４，６５の電圧レベルが同じレベルになる
が、このコンパレータの第３および第４の出力端子６
７，６８である電圧保持回路６６の出力の状態は、コン
パレータの出力電圧レベルが同じになる前の状態を保持
している。

【００３６】次に、２つの入力電圧レベルに対するコン
パレータの第３および第４の出力状態を説明する。ここ
で、差動回路４３の第１の入力端子４５に印加された入
力電圧をＶ１、第２の入力端子４６に印加された入力電
圧をＶ２とする。差動回路４３の２つの入力電圧が、Ｖ
１＞Ｖ２であり、差動回路４３の電流がＩ１＞ｋ・Ｉ２
であり、かつＩ２＜ｋ・Ｉ１のときには、第３および第
４の出力端子６７，６８は、それぞれ第２の電源４９の
電圧レベル、第１の電源４１の電圧レベルになる。

【００３７】これよりＶ１を下げるか、またはＶ２を上
げると、Ｉ１＞ｋ・Ｉ２かつＩ２＞ｋ・Ｉ１となる電流
関係となって、コンパレータの第２の出力端子６５は第
２の電源４９の電圧レベルなり、第１の出力端子６４と
同じレベルになる。しかし、コンパレータの第３および
第４の出力端子６７，６８は電圧保持回路６６で前の状
態が保持されるので、第３および第４の出力端子６７，
６８はそれぞれ第２の電源４９の電圧レベル、第１の電
源４１の電圧レベルのままである。

【００３８】さらに入力電圧を変化させ、Ｖ１＜Ｖ２
で、Ｉ１＜ｋ・Ｉ２，Ｉ２＞ｋ・Ｉ１となると、コンパ
レータの第１の出力端子６４が第１の電源４１の電圧レ
ベルに変化し、電圧保持回路６６の出力レベル、つま
り、コンパレータの第３および第４の出力端子６７，６
８がそれぞれ、第１の電源４１の電圧レベル、第２の電
源４９の電圧レベルと変化する。

【００３９】再度、入力電圧Ｖ１，Ｖ２を戻していく
と、コンパレータの第１の出力端子６４が第２の電源４
９の電圧レベルとなり、Ｖ１＞Ｖ２で、Ｉ１＞ｋ・Ｉ
２、かつＩ２＜ｋ・Ｉ１となると、コンパレータの第２
の出力端子６５は第１の電圧４１の電圧レベルに変わっ
て、第３および第４の出力端子６７，６８の出力状態が
変化する。したがって、Ｉ１＞ｋ・Ｉ２かつＩ２＞ｋ・
Ｉ１の関係になっているときの入力電圧がヒステリシス
電圧となる。

【００４０】このように、図１のコンパレータの出力に
電圧保持回路６６を付け加え、第１および第２の出力端
子６４，６５の出力レベルに対応して第３および第４の
出力端子６７，６８の出力レベルを得るようにしたこと
により、閾値付近においてノイズなどの影響で出力レベ
ルが変化し出力が不安定になるのを防ぐことが可能にな
る。

【００４１】本発明のコンパレータの遅延時間は、カレ
ントミラー回路を一般的な１段のカレントミラー回路と
想定すると次のようになる。

【００４２】

【数１】

【００４３】ちなみに、図１０の従来の回路の遅延時間
は、

【００４４】

【数２】

【００４５】であり、ｇｍ・ｒｄｓはおおよそ１００近
い値を取るので、本発明のコンパレータは従来の回路と
比較して遅延時間が短くなる。なお、ｇｍ，ｒｄｓはＭ
ＯＳトランジスタのトランスコンダクタンス、ドレイン
−ソース抵抗であり、Ｃｇｄは、ゲート−ドレイン間の
寄生容量である。

【００４６】図５は図４のコンパレータの第１の具体例
を示す回路図である。このコンパレータは、図２のコン
パレータと回路構成が同じであり、バイアス電圧入力端
子７１を持つＮＭＯＳトランジスタＭ１、非反転入力端
子Ｖｉ＋および反転入力端子Ｖｉ−を持つＮＭＯＳトラ
ンジスタＭ２，Ｍ３、正電源７３に接続されたＰＭＯＳ
トランジスタＭ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９、お
よび負電源７２に接続されたＮＭＯＳトランジスタＭ１
０，Ｍ１１，Ｍ１２，Ｍ１３から構成されている。

【００４７】その後に接続される電圧保持回路７４は、
一例として２つのＮＡＮＤゲート７５，７６からなるＲ
Ｓフリップフロップによって構成されている。非反転中
間出力端子７７および反転中間出力端子７８がそれぞれ
ハイレベル、ローレベルとなっているときは、ＲＳフリ
ップフロップの出力である反転出力端子Ｖｏ−および非
反転出力端子Ｖｏ＋のレベルはそれぞれローレベル、ハ
イレベルとなる。逆に、非反転中間出力端子７７および
反転中間出力端子７８がそれぞれローレベル、ハイレベ
ルとなっているときは、反転出力端子Ｖｏ−および非反
転出力端子Ｖｏ＋のレベルはそれぞれハイレベル、ロー
レベルとなる。

【００４８】ＰＭＯＳトランジスタＭ６とＮＭＯＳトラ
ンジスタＭ１３に流す電流Ｉ６，Ｉ１３、およびＰＭＯ
ＳトランジスタＭ９とＮＭＯＳトランジスタＭ１１に流
す電流Ｉ９，Ｉ１１を次のように設定する。

【００４９】

【数３】

【００５０】このように設定した場合、３つの状態が考
えられる。（Ｖｉ＋）＞（Ｖｉ−）でかつ、Ｉ９＜ｋ・
Ｉ１１，Ｉ６＞ｋ・Ｉ１３なる電流をそれぞれのトラン
ジスタが流そうとする場合は、非反転中間出力端子７７
はハイレベル、反転中間出力端子７８はローレベルとな
り、ＲＳフリップフロップの出力端子の非反転出力端子
Ｖｏ＋はハイレベル、反転出力端子Ｖｏ−はローレベル
となる。逆に、（Ｖｉ＋）＜（Ｖｉ−）でかつ、Ｉ９＞
ｋ・Ｉ１１，Ｉ６＜ｋ・Ｉ１３なる電流をそれぞれのト
ランジスタが流そうとする場合は、非反転中間出力端子
７７はローレベル、反転中間出力端子７８はハイレベル
となり、ＲＳフリップフロップの出力端子は、Ｖｏ＋は
ローレベル、Ｖｏ−はハイレベルとなる。

【００５１】入力電圧が（Ｖｉ＋）−（Ｖｉ−）＝±△
Ｖと僅かに違うとき、Ｉ９＞ｋ・Ｉ１１，Ｉ６＞ｋ・Ｉ
１３なる電流をそれぞれのトランジスタが流そうとし
て、非反転中間出力端子７７、反転中間出力端子７８は
ともにハイレベルとなる。入力電圧が（Ｖｉ＋）＞（Ｖ
ｉ−）から（Ｖｉ＋）−（Ｖｉ−）＝−△Ｖに変化した
ときには、反転中間出力端子７８だけローレベルからハ
イレベルに変わるので、ＲＳフリップフロップの出力端
子の非反転出力端子Ｖｏ＋はハイレベル、反転出力端子
Ｖｏ−はローレベルの状態を保持する。逆に、入力電圧
が（Ｖｉ＋）＜（Ｖｉ−）から（Ｖｉ＋）−（Ｖｉ−）
＝△Ｖに変化したときには、非反転中間出力端子７７だ
けローレベルからハイレベルに変わるので、ＲＳフリッ
プフロップの出力端子の非反転出力端子Ｖｏ＋はローレ
ベル、反転出力端子Ｖｏ−はハイレベルの状態を保持す
る。

【００５２】ここで、電圧△Ｖはヒステリシス電圧であ
り、それぞれのトランジスタサイズ比の関係を式
（４）、（５）および（６）のように設定すると、ヒス
テリシス電圧△Ｖは式（７）のようになる。

【００５３】

【数４】

【００５４】

【数５】

【００５５】

【数６】

【００５６】

【数７】

【００５７】ここに、Ｉ１はＮＭＯＳトランジスタＭ１
のバイアス電流、μｏは移動度、Ｃｏｘはゲート酸化膜
容量であり、トランジスタサイズ比（Ｗ／Ｌ）のサフィ
ックスの記号は各トランジスタの番号に対応している。

【００５８】図６は図４のコンパレータの第２の具体例
を示す回路図である。このコンパレータは、図５のコン
パレータのＰＭＯＳトランジスタをＮＭＯＳトランジス
タに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに
置き換え、正電源と負電源を入れ替えた構成となってい
る。すなわち、バイアス電圧入力端子８１を持つＰＭＯ
ＳトランジスタＭ２１、非反転入力端子Ｖｉ＋、反転入
力端子Ｖｉ−が接続されるＰＭＯＳトランジスタＭ２
２，Ｍ２３、負電源８２が接続されるＮＭＯＳトランジ
スタＭ２４，Ｍ２５，Ｍ２６，Ｍ２７，Ｍ２８，Ｍ２
９、および正電源８３に接続されたＰＭＯＳトランジス
タＭ３０，Ｍ３１，Ｍ３２，Ｍ３３によって構成されて
いる。その後に接続される電圧保持回路として２つのＮ
ＡＮＤゲート８４，８５からなるＲＳフリップフロップ
によって構成されている。

【００５９】コンパレータの動作は図５に示したコンパ
レータと同じであり、非反転中間出力端子８６および反
転中間出力端子８７がそれぞれハイレベル、ローレベル
となっているときは、ＲＳフリップフロップの出力であ
る反転出力端子Ｖｏ−および非反転出力端子Ｖｏ＋のレ
ベルはそれぞれローレベル、ハイレベルとなる。逆に、
非反転中間出力端子８６および反転中間出力端子８７が
それぞれローレベル、ハイレベルとなっているときは、
反転出力端子Ｖｏ−および非反転出力端子Ｖｏ＋のレベ
ルはそれぞれハイレベル、ローレベルとなる。

【００６０】図７は本発明によるコンパレータの第３の
構成を示すブロック図である。このコンパレータは、第
１の電源９１に定電流源９２が接続され、この定電流源
９２は、差動回路９３のバイアス入力端子９４に接続さ
れている。この差動回路９３は、第１および第２の入力
端子９５，９６と第１および第２の出力端子９７，９８
を有している。差動回路９３の第１の出力端子９７は、
第２の電源９９に接続された第１のカレントミラー回路
１００の入力端子１０１に接続され、差動回路９３の第
２の出力端子９８は、第２の電源９９に接続された第２
のカレントミラー回路１０２の入力端子１０３に接続さ
れている。

【００６１】さらに、第１のカレントミラー回路１００
の第１の出力端子１０４は、第１の電源９１に接続され
た第３のカレントミラー回路１０５の入力端子１０６に
接続され、第２のカレントミラー回路１０２の第１の出
力端子１０７は、第１の電源９１に接続された第４のカ
レントミラー回路１０８の入力端子１０９に接続されて
いる。また、第１のカレントミラー回路１００の第２の
出力端子１１０は、第４のカレントミラー回路１０８の
出力端子１１１に接続され、第２のカレントミラー回路
１０２の第２の出力端子１１２は、第３のカレントミラ
ー回路１０５の出力端子１１３に接続されている。第１
のカレントミラー回路１００の第２の出力端子１１０と
第４のカレントミラー回路１０８の出力端子１１１との
接続点は、コンパレータの第１の出力端子１１４に接続
され、第２のカレントミラー回路１０２の第２の出力端
子１１２と第３のカレントミラー回路１０５の出力端子
１１３との接続点は、コンパレータの第２の出力端子１
１５に接続されている。さらに、コンパレータの第１お
よび第２の出力端子１１４，１１５には、電圧保持回路
１１６が接続され、この電圧保持回路１１６の出力に
は、コンパレータの第３の出力端子１１７および第４の
出力端子１１８が接続されている。電圧保持回路１１６
は、クロック信号入力端子１１９を有し、クロック信号
に同期して出力を得られるようなパルス同期機能を持た
せている。

【００６２】このコンパレータの動作は、図４に示した
コンパレータと同じであり、ただし、電圧保持回路１１
６にパルス同期機能を持たせたことにより、パルス信号
に同期した出力を得ることができる。

【００６３】図８は図７のコンパレータの第１の具体例
を示す回路図である。このコンパレータは、図５のコン
パレータと回路構成が同じであり、バイアス電圧入力端
子１２１を持つＮＭＯＳトランジスタＭ１、非反転入力
端子Ｖｉ＋および反転入力端子Ｖｉ−を持つＮＭＯＳト
ランジスタＭ２，Ｍ３、正電源１２３に接続されたＰＭ
ＯＳトランジスタＭ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ
９、および負電源１２２に接続されたＮＭＯＳトランジ
スタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３から構成されてい
る。

【００６４】その後に接続される電圧保持回路１２４
は、一例として２つのＮＡＮＤゲート１２５，１２６、
２つのＯＲゲート１２７，１２８、インバータ１２９か
らなるＲＳＴフリップフロップによって構成され、その
出力は反転出力端子Ｖｏ−、非反転出力端子Ｖｏ＋に接
続されている。そして、ＲＳＴフリップフロップのイン
バータ１２９の入力がクロック信号入力端子Ｖｃｌｋに
なっている。これにより、非反転中間出力端子１３０お
よび反転中間出力端子１３１のレベルに応じた出力が、
クロック信号入力端子Ｖｃｌｋに入力されるクロック信
号に同期して、反転出力端子Ｖｏ−および非反転出力端
子Ｖｏ＋に出力される。

【００６５】図９は図７のコンパレータの第２の具体例
を示す回路図である。このコンパレータは、図８のコン
パレータのＰＭＯＳトランジスタをＮＭＯＳトランジス
タに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに
置き換え、正電源と負電源を入れ替えた構成となってい
る。すなわち、バイアス電圧入力端子１４１を持つＰＭ
ＯＳトランジスタＭ２１、非反転入力端子Ｖｉ＋、反転
入力端子Ｖｉ−が接続されるＰＭＯＳトランジスタＭ２
２，Ｍ２３、負電源１４２が接続されるＮＭＯＳトラン
ジスタＭ２４，Ｍ２５，Ｍ２６，Ｍ２７，Ｍ２８，Ｍ２
９、および正電源１４３に接続されたＰＭＯＳトランジ
スタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３によって構成され
ている。

【００６６】その後に接続される電圧保持回路１４４
は、一例として２つのＮＡＮＤゲート１４５，１４６、
２つのＯＲゲート１４７，１４８、インバータ１４９か
らなるＲＳＴフリップフロップによって構成され、その
出力は反転出力端子Ｖｏ−、非反転出力端子Ｖｏ＋に接
続されている。そして、ＲＳＴフリップフロップのイン
バータ１４９の入力がクロック信号入力端子Ｖｃｌｋに
なっている。これにより、図８に示したコンパレータと
同様に、非反転中間出力端子１５０および反転中間出力
端子１５１のレベルに応じた出力が、クロック信号入力
端子Ｖｃｌｋに入力されるクロック信号に同期して、反
転出力端子Ｖｏ−および非反転出力端子Ｖｏ＋に出力さ
れる。

【００６７】

【発明の効果】以上説明したように、本発明では、入力
インピーダンスが低く周波数特性が良いカレントミラー
回路の組合せにより差動回路で入力電圧から変換した電
流の大きさを比較し、最後に電圧に変換する回路構成に
した。これにより、従来のコンパレータより消費電流を
増やすことなく遅延時間を短くすることができる。

【００６８】また、ヒステリシス特性を付加し電圧保持
回路を接続することにより、２つの入力電圧がほぼ等し
い閾値付近においてノイズなどの影響で敏感に出力レベ
ルが変化してしまうのを防ぐため、安定な出力を得るこ
とができる。

【００６９】さらに、回路構成に対称性があるため、半
導体のプロセスばらつきによるコンパレータの入出力特
性のばらつきを軽減することができる。

【図面の簡単な説明】

【図１】本発明によるコンパレータの第１の構成を示す
ブロック図である。

【図２】図１のコンパレータの第１の具体例を示す回路
図である。

【図３】図１のコンパレータの第２の具体例を示す回路
図である。

【図４】本発明によるコンパレータの第２の構成を示す
ブロック図である。

【図５】図４のコンパレータの第１の具体例を示す回路
図である。

【図６】図４のコンパレータの第２の具体例を示す回路
図である。

【図７】本発明によるコンパレータの第３の構成を示す
ブロック図である。

【図８】図７のコンパレータの第１の具体例を示す回路
図である。

【図９】図７のコンパレータの第２の具体例を示す回路
図である。

【図１０】従来の代表的なコンパレータの基本構成を示
す回路図である。

【図１１】ヒステリシス付きのコンパレータの構成を示
す回路図である。

【符号の説明】

１第１の電源２定電流源３差動回路４バイアス入力端子５差動回路の第１の入力端子６差動回路の第２の入力端子７差動回路の第１の出力端子８差動回路の第２の出力端子９第２の電源１０第１のカレントミラー回路１１第１のカレントミラー回路の入力端子１２第２のカレントミラー回路１３第２のカレントミラー回路の入力端子１４第１のカレントミラー回路の出力端子１５第３のカレントミラー回路１６第３のカレントミラー回路の入力端子１７第２のカレントミラー回路の第１の出力端子１８第４のカレントミラー回路１９第４のカレントミラー回路の入力端子２０第１のカレントミラー回路の第１の出力端子２１第４のカレントミラー回路の出力端子２２第２のカレントミラー回路の第２の出力端子２３第３のカレントミラー回路の出力端子２４コンパレータの第１の出力端子２５コンパレータの第２の出力端子

Claims

【特許請求の範囲】

【請求項１】２つの電圧レベルを比較してロジックレ
ベルの出力電圧を出力するコンパレータにおいて、第１の電源に接続した定電流源をバイアスとする２入力
の差動回路と、入力端子が前記差動回路の第１の出力端子に接続されか
つ第２の電源に接続された第１のカレントミラー回路
と、入力端子が前記差動回路の第２の出力端子に接続されか
つ前記第２の電源に接続された第２のカレントミラー回
路と、入力端子が前記第１のカレントミラー回路の第１の出力
端子に接続されかつ前記第１の電源に接続された第３の
カレントミラー回路と、入力端子が前記第２のカレントミラー回路の第１の出力
端子に接続されかつ前記第１の電源に接続された第４の
カレントミラー回路と、を備え、前記第１のカレントミラー回路の第２の出力端
子と前記第４カレントミラー回路の出力端子とを接続し
てコンパレータの第１の出力とし、前記第２のカレント
ミラー回路の第２の出力端子と前記第３のカレントミラ
ー回路の出力端子とを接続してコンパレータの第２の出
力とし、前記差動回路の２入力の電圧レベルを比較して
コンパレータの前記第１の出力および第２の出力に相反
する電圧レベルの出力結果を得ることを特徴とするコン
パレータ。
【請求項２】前記第１の電源を負電源またはグランド
とし、前記第２の電源を正電源とし、前記定電流源をＮ
ＭＯＳの第１のトランジスタで構成し、前記差動回路を
ＮＭＯＳの第２および第３のトランジスタで構成してそ
れぞれのゲートをコンパレータの第１の入力および第２
の入力とし、前記第１のカレントミラー回路を入力側に
ＰＭＯＳの第４のトランジスタ、出力側にＰＭＯＳの第
５および第６のトランジスタで構成し、前記第２のカレ
ントミラー回路を入力側にＰＭＯＳの第７のトランジス
タ、出力側にＰＭＯＳの第８および第９のトランジスタ
で構成し、前記第３のカレントミラー回路を入力側にＮ
ＭＯＳの第１０のトランジスタ、出力側にＮＭＯＳの第
１１のトランジスタで構成し、前記第４のカレントミラ
ー回路を入力側にＮＭＯＳの第１２のトランジスタ、出
力側にＮＭＯＳの第１３のトランジスタで構成し、前記
第６のトランジスタのドレインと前記第１３のトランジ
スタのドレインとの接続点をコンパレータの前記第１の
出力とし、また、前記第９のトランジスタのドレインと
前記第１１のトランジスタのドレインとの接続点をコン
パレータの前記第２の出力として、コンパレータの前記
第１および第２の入力の電圧レベルを比較してコンパレ
ータの前記第１および第２の出力に相反する電圧レベル
の出力結果を得ることを特徴とする請求項１記載のコン
パレータ。
【請求項３】前記第１の電源を正電源とし、前記第２
の電源を負電源またはグランドとし、前記定電流源をＰ
ＭＯＳの第１のトランジスタで構成し、前記差動回路を
ＰＭＯＳの第２および第３のトランジスタで構成してそ
れぞれのゲートをコンパレータの第１の入力および第２
の入力とし、前記第１のカレントミラー回路を入力側に
ＮＭＯＳの第４のトランジスタ、出力側にＮＭＯＳの第
５および第６のトランジスタで構成し、前記第２のカレ
ントミラー回路を入力側にＮＭＯＳの第７のトランジス
タ、出力側にＮＭＯＳの第８および第９のトランジスタ
で構成し、前記第３のカレントミラー回路を入力側にＰ
ＭＯＳの第１０のトランジスタ、出力側にＰＭＯＳの第
１１のトランジスタで構成し、前記第４のカレントミラ
ー回路を入力側にＰＭＯＳの第１２のトランジスタ、出
力側にＰＭＯＳの第１３のトランジスタで構成し、前記
第６のトランジスタのドレインと前記第１３のトランジ
スタのドレインとの接続点をコンパレータの前記第１の
出力とし、また、前記第９のトランジスタのドレインと
前記第１１のトランジスタのドレインとの接続点をコン
パレータの前記第２の出力として、コンパレータの前記
第１および第２の入力の電圧レベルを比較してコンパレ
ータの前記第１および第２の出力に相反する電圧レベル
の出力結果を得ることを特徴とする請求項１記載のコン
パレータ。
【請求項４】入力側にコンパレータの前記第１および
第２の出力が接続され、出力側にそれぞれ相反する電圧
レベルとなるコンパレータの第３および第４の出力を設
けた電圧保持回路を備えていることを特徴とする請求項
１記載のコンパレータ。
【請求項５】ＰＭＯＳの前記第６のトランジスタのＮ
ＭＯＳの前記第１３のトランジスタに対する出力電流能
力、および、ＰＭＯＳの前記第９のトランジスタのＮＭ
ＯＳの前記第１１のトランジスタに対する出力電流能力
をｋ倍高く設定し、入力側にコンパレータの前記第１お
よび第２の出力が接続され、出力側にコンパレータの第
３および第４の出力を設けてあり前記第３および第４の
出力は相反する電圧レベルであってコンパレータの入力
電圧レベルに対してヒステリシスを持った電圧レベルを
出力する電圧保持回路を備えていることを特徴とする請
求項２記載のコンパレータ。
【請求項６】ＮＭＯＳの前記第６のトランジスタのＰ
ＭＯＳの前記第１３のトランジスタに対する出力電流能
力、および、ＮＭＯＳの前記第９のトランジスタのＰＭ
ＯＳの前記第１１のトランジスタに対する出力電流能力
をｋ倍高く設定し、入力側にコンパレータの前記第１お
よび第２の出力が接続され、出力側にコンパレータの第
３および第４の出力を設けてあり前記第３および第４の
出力は相反する電圧レベルであってコンパレータの入力
電圧レベルに対してヒステリシスを持った電圧レベルを
出力する電圧保持回路を備えていることを特徴とする請
求項３記載のコンパレータ。
【請求項７】前記電圧保持回路は、パルスに同期した
出力結果を得るパルス同期機能を有することを特徴とす
る請求項４または５または６記載のコンパレータ。