JP2020120320A - コンパレータ回路 - Google Patents
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Abstract
Description
図1は、第1の実施形態のコンパレータ回路を示す図である。第1の実施形態は、例えば、入力電圧Vinが参照電圧Vrefよりも低下した場合を、異常として検出する。コンパレータ回路1は、差動対を構成するPMOSトランジスタM1とM2を有する。PMOSトランジスタM1とM2のソースは、電流源12の一端に共通接続される。電流源12の他端は、電源ライン11に接続される。PMOSトランジスタM1のゲートは、NMOSトランジスタM5を介して入力電圧Vinが印加される入力端子100に接続される。PMOSトランジスタM2のゲートは、参照電圧Vrefを供給する参照電圧源3に接続される。
図2は、第2の実施形態のコンパレータ回路を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。第2の実施形態は、入力電圧Vinが参照電圧Vrefより高くなった状態を異常が生じた状態として検出する。
PMOSトランジスタM8のゲート電圧は、参照電圧VrefよりもPMOSトランジスタM8のゲート・ソース間電圧Vgsだけ低い電圧になる。従って、バイアス電圧V2は、Vref−Vgsとなる。
図3は、第3の実施形態のコンパレータ回路を示す図である。本実施形態は、既述した第1の実施形態のコンパレータ回路1と第2の実施形態のコンパレータ回路2を備える。夫々のコンパレータ回路1と2の構成と動作は既述した通りである。
Claims (5)
- 差動対を構成する第1と第2のPMOSトランジスタと、
入力端子と前記第1のPMOSトランジスタのゲート間に主電流路が接続される第1のスイッチングトランジスタと、
前記第2のPMOSトランジスタのゲートに参照電圧を印加する電圧源と、
前記第1のスイッチングトランジスタの制御電極に第1のバイアス電圧を印加する第1のバイアス回路と、
を具備することを特徴とするコンパレータ回路。 - 前記第1のスイッチングトランジスタはNMOSトランジスタで構成され、前記第1のバイアス電圧は前記参照電圧よりも所定の電圧だけ高く設定されることを特徴とする請求項1に記載のコンパレータ回路。
- 前記第1のスイッチングトランジスタはPMOSトランジスタで構成され、前記第1のバイアス電圧は前記参照電圧よりも所定の電圧だけ低く設定されることを特徴とする請求項1に記載のコンパレータ回路。
- 前記第1と第2のPMOSトランジスタのドレインと接地間に、夫々の主電流路が接続される第4と第5のNMOSトランジスタを有するカレントミラー回路を具備することを特徴とする請求項1から3のいずれか一項に記載のコンパレータ回路。
- 差動対を構成する第3と第4のPMOSトランジスタと、
前記入力端子と前記第3のPMOSトランジスタのゲート間に主電流路が接続される第2のスイッチングトランジスタと、
前記第2のスイッチングトランジスタの制御電極に第2のバイアス電圧を印加する第2のバイアス回路と、
を具備することを特徴とする請求項1から4のいずれか一項に記載のコンパレータ回路。
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