JP2020120320A

JP2020120320A - コンパレータ回路

Info

Publication number: JP2020120320A
Application number: JP2019011215A
Authority: JP
Inventors: 雅昭森川; Masaaki Morikawa
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2019-01-25
Filing date: 2019-01-25
Publication date: 2020-08-06
Anticipated expiration: 2039-01-25
Also published as: JP7301544B2; US20200244238A1; US11101780B2

Abstract

【課題】差動対を構成するＰＭＯＳトランジスタのドレイン電圧の上昇を容易に抑制することができるコンパレータ回路を提供すること。【解決手段】一つの実施形態によれば、コンパレータ回路は、差動対を構成する第１と第２のＰＭＯＳトランジスタと、入力端子と前記第１のＰＭＯＳトランジスタのゲート間に主電流路が接続される第１のスイッチングトランジスタと、前記第２のＰＭＯＳトランジスタのゲートに参照電圧を印加する電圧源と、前記第１のスイッチングトランジスタの制御電極に第１のバイアス電圧を印加する第１のバイアス回路と、を具備する。【選択図】図１

Description

本実施形態は、コンパレータ回路に関する。

従来、ＰＭＯＳトランジスタを差動対として用いるコンパレータ回路において、ＮＢＴＩ（ＮｅｇａｔｉｂｅＢｉａｓＴｅｍｐｅｒａｔｕｒｅＩｎｓｔａｂｉｌｉｔｙ）による特性劣化を対策する種々の技術が開示されている。ＮＢＴＩは、ＰＭＯＳトランジスタにおいて、ドレイン電圧がゲート電圧よりも高くなった状態でしきい値を変動させる特性劣化を生じさせる。この為、ＰＭＯＳトランジスタのドレイン電圧の上昇を抑制し、ＮＢＴＩへ移行することを容易に回避することができるコンパレータ回路が望まれる。

特開２０１２−１９９６６４号公報特許第５９８８３４８号公報特開２００４−２８２１２１号公報

一つの実施形態は、差動対を構成するＰＭＯＳトランジスタのドレイン電圧の上昇を容易に抑制することができるコンパレータ回路を提供することを目的とする。

一つの実施形態によれば、コンパレータ回路は、差動対を構成する第１と第２のＰＭＯＳトランジスタと、入力端子と前記第１のＰＭＯＳトランジスタのゲート間に主電流路が接続される第１のスイッチングトランジスタと、前記第２のＰＭＯＳトランジスタのゲートに参照電圧を印加する電圧源と、前記第１のスイッチングトランジスタの制御電極に第１のバイアス電圧を印加する第１のバイアス回路と、を具備する。

図１は、第１の実施形態のコンパレータ回路を示す図。図２は、第２の実施形態のコンパレータ回路を示す図。図３は、第３の実施形態のコンパレータ回路を示す図。

以下に添付図面を参照して、実施形態にかかるコンパレータ回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態のコンパレータ回路を示す図である。第１の実施形態は、例えば、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも低下した場合を、異常として検出する。コンパレータ回路１は、差動対を構成するＰＭＯＳトランジスタＭ１とＭ２を有する。ＰＭＯＳトランジスタＭ１とＭ２のソースは、電流源１２の一端に共通接続される。電流源１２の他端は、電源ライン１１に接続される。ＰＭＯＳトランジスタＭ１のゲートは、ＮＭＯＳトランジスタＭ５を介して入力電圧Ｖｉｎが印加される入力端子１００に接続される。ＰＭＯＳトランジスタＭ２のゲートは、参照電圧Ｖｒｅｆを供給する参照電圧源３に接続される。

ＮＭＯＳトランジスタＭ５は、入力端子１００とＰＭＯＳトランジスタＭ１のゲート間に、主電流路であるソース・ドレイン路が接続される。ＮＭＯＳトランジスタＭ５のドレインは入力端子１００に接続され、ソースはＰＭＯＳトランジスタＭ１のゲートに接続される。ＮＭＯＳトランジスタＭ５のゲートには、バイアス回路２０によってバイアス電圧Ｖ１が印加される。

バイアス回路２０は、ダイオード接続されたＮＭＯＳトランジスタＭ６を有する。ＮＭＯＳトランジスタＭ６のドレインとゲートは定電流源２１の一端に接続され、ソースは参照電圧源３に接続される。定電流源２１の他端は電源ライン１１に接続される。ＮＭＯＳトランジスタＭ６のゲート電圧は、参照電圧ＶｒｅｆよりもＮＭＯＳトランジスタＭ６のゲート・ソース間電圧Ｖｇｓだけ高い電圧になる。従って、バイアス電圧Ｖ１は、Ｖｒｅｆ＋Ｖｇｓとなる。

ＰＭＯＳトランジスタＭ１のドレインと接地間には、主電流路であるソース・ドレイン路が接続されたＮＭＯＳトランジスタＭ３を有する。ＮＭＯＳトランジスタＭ３は、ドレインとゲートが共通接続されたダイオード接続を構成する。

ＰＭＯＳトランジスタＭ２のドレインと接地間には、主電流路であるソース・ドレイン路が接続されたＮＭＯＳトランジスタＭ４を有する。ＮＭＯＳトランジスタＭ４のゲートは、ＮＭＯＳトランジスタＭ３のゲートに接続される。ＮＭＯＳトランジスタＭ３とＭ４は、カレントミラー回路を構成する。

ＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ４の接続点は、出力端子２００に接続される。出力端子２００は、出力電圧Ｖｏｕｔ１を出力する。

動作は以下の通りである。入力電圧Ｖｉｎは、ＮＭＯＳトランジスタＭ５のソース・ドレイン路を介して、ＰＭＯＳトランジスタＭ１のゲートに印加される。定常状態、すなわち、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも高い状態のときには、ＰＭＯＳトランジスタＭ２がオン状態となり、出力電圧Ｖｏｕｔ１はＨｉｇｈとなる。

入力電圧Ｖｉｎが上昇し、Ｖｒｅｆ＋Ｖｇｓ−Ｖｔｈ（Ｍ５）よりも高くなるとＮＭＯＳトランジスタＭ５は、オフ状態となる。ここで、Ｖｔｈ（Ｍ５）は、ＮＭＯＳトランジスタＭ５のしきい値を示す。

ＮＭＯＳトランジスタＭ５がオフすると、入力電圧ＶｉｎはＰＭＯＳトランジスタＭ１のゲートに印加されなくなる。すなわち、ＰＭＯＳトランジスタＭ１のゲートに印加される電圧の上限値を、バイアス電圧Ｖ１の値によって制限することができる。換言すれば、ＮＭＯＳトランジスタＭ５は、ＰＭＯＳトランジスタＭ１のゲートに印加される電圧をバイアス電圧Ｖ１の値に応じて制限するスイッチとして機能する。ＰＭＯＳトランジスタＭ１とＭ２のゲート間の電圧差を制限して、ＰＭＯＳトランジスタＭ２が完全にオン状態とならないように制御することができる。

ＰＭＯＳトランジスタＭ２は、完全にオンする状態を回避することにより、ドレイン電圧の上昇が抑制される。これにより、ＰＭＯＳトランジスタＭ２は、ドレイン電圧がゲート電圧よりも高くなることが回避できる為、ＮＢＴＩ状態への移行を回避することができる。

入力電圧Ｖｉｎが低下し、Ｖｒｅｆ＋Ｖｇｓ−Ｖｔｈ（Ｍ５）より低くなると、ＮＭＯＳトランジスタＭ５はオン状態となる。ＮＭＯＳトランジスタＭ５がオンすることで、入力電圧ＶｉｎがＰＭＯＳトランジスタＭ１のゲートに印加される。

ＰＭＯＳトランジスタＭ１は、ゲート電圧が参照電圧Ｖｒｅｆよりも低くなると、オンする。これにより、ＮＭＯＳトランジスタＭ３とＭ４は、ゲート電圧が上昇しオンする。ＮＭＯＳトランジスタＭ４がオンすることで、出力電圧Ｖｏｕｔ１はＬｏｗとなる。すなわち、出力電圧Ｖｏｕｔ１がＬｏｗとなったことを検出することで、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも低下した異常状態を検出することができる。

オンの時のＰＭＯＳトランジスタＭ１のドレイン電圧は、ダイオード接続されたＮＭＯＳトランジスタＭ３のゲート・ソース間電圧となる。これにより、ＰＭＯＳトランジスタＭ１はオンした時に、ドレイン電圧がゲート電圧よりも高くなる状態が回避され、ＮＢＴＩ状態に移行することを回避することができる。

バイアス電圧Ｖ１は、ＰＭＯＳトランジスタＭ２が完全なオン状態にならない値に適宜設定することができる。ＰＭＯＳトランジスタＭ１のゲートに印加される最も高い電圧は、バイアス電圧Ｖ１からＮＭＯＳトランジスタＭ５のしきい値Ｖｔｈ（Ｍ５）だけ低い電圧に制限される。すなわち、Ｖｒｅｆ＋Ｖｇｓ−Ｖｔｈ（Ｍ５）で制限される。

例えば、バイアス電圧Ｖ１のＶｇｓに相当する電圧分を高くすると、ＰＭＯＳトランジスタＭ１のゲートに印加される電圧の上限値が高くなる。参照電圧ＶｒｅｆとＰＭＯＳトランジスタＭ２のゲートに印加される電圧との差によって、ＰＭＯＳトランジスタＭ２のオン状態は制御される。従って、バイアス電圧Ｖ１を適宜調整することによって、ＰＭＯＳトランジスタＭ２が完全にオンしない構成とすることができる。バイアス電圧Ｖ１のＶｇｓは、例えば、ＮＭＯＳトランジスタＭ６の寸法や定電流源２１の電流値により、容易に調整することができる。

バイアス電圧Ｖ１は、例えば、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆに等しい時にもＮＭＯＳトランジスタＭ５がオン状態となる値に設定する。これにより、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの大小関係を正確に比較することができる。具体的には、バイアス電圧Ｖ１を、参照電圧ＶｒｅｆとＮＭＯＳトランジスタＭ５のしきい値Ｖｔｈ（Ｍ５）分を加えた電圧以上になる様に設定する。

第１の実施形態によれば、バイアス回路２０で設定されるバイアス電圧Ｖ１によって、ＰＭＯＳトランジスタＭ１のゲートに印加される電圧の上限値を制限するスイッチとして機能するＮＭＯＳトランジスタＭ５を備える。これにより、ＰＭＯＳトランジスタＭ２はドレイン電圧の上昇が抑制され、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも高い定常状態において、ＮＢＴＩ状態に移行することを容易に回避することができる。また、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも低下し、ＰＭＯＳトランジスタＭ１がオン状態となった場合には、ＰＭＯＳトランジスタＭ１はドレイン電圧の上昇が抑制され、ＮＢＴＩ状態となることを回避することができる。

すなわち、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの比較動作を行うアクティブ状態において、オン状態となるＰＭＯＳトランジスタＭ１とＭ２のいずれについてもＮＢＴＩ状態になることを容易に回避することができ、信頼性の高いコンパレータ回路１を提供することができる。

出力電圧Ｖｏｕｔ１は、オン状態の時のＰＭＯＳトランジスタＭ２のドレイン電圧に対応するＨｉｇｈと、ＮＭＯＳトランジスタＭ４がオン状態の時の接地電位に略等しい電圧に対応したＬｏｗを示す。その為、出力電圧Ｖｏｕｔ１のダイナミックレンジは広い。

（第２の実施形態）
図２は、第２の実施形態のコンパレータ回路を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。第２の実施形態は、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより高くなった状態を異常が生じた状態として検出する。

コンパレータ回路２は、差動対を構成するＰＭＯＳトランジスタＭ１１とＭ１２を有する。ＰＭＯＳトランジスタＭ１１とＭ１２のソースは、電流源１４の一端に共通接続される。電流源１４の他端は、電源ライン１１に接続される。ＰＭＯＳトランジスタＭ１１のゲートは、ＰＭＯＳトランジスタＭ７を介して入力電圧Ｖｉｎが印加される入力端子１００に接続される。ＰＭＯＳトランジスタＭ１２のゲートは、参照電圧Ｖｒｅｆを供給する参照電圧源１３に接続される。

ＰＭＯＳトランジスタＭ７は、入力端子１００とＰＭＯＳトランジスタＭ１１のゲート間に、主電流路であるソース・ドレイン路が接続される。ＰＭＯＳトランジスタＭ７のドレインは入力端子１００に接続され、ソースはＰＭＯＳトランジスタＭ１１のゲートに接続される。ＰＭＯＳトランジスタＭ７のゲートには、バイアス回路３０によってバイアス電圧Ｖ２が印加される。

バイアス回路３０は、ダイオード接続されたＰＭＯＳトランジスタＭ８を有する。ＰＭＯＳトランジスタＭ８のドレインとゲートは定電流源３１の一端に接続され、ソースは参照電圧源１３に接続される。定電流源３１の他端は接地される。
ＰＭＯＳトランジスタＭ８のゲート電圧は、参照電圧ＶｒｅｆよりもＰＭＯＳトランジスタＭ８のゲート・ソース間電圧Ｖｇｓだけ低い電圧になる。従って、バイアス電圧Ｖ２は、Ｖｒｅｆ−Ｖｇｓとなる。

ＰＭＯＳトランジスタＭ１１のドレインと接地間には、主電流路であるソース・ドレイン路が接続されたＮＭＯＳトランジスタＭ１３を有する。

ＰＭＯＳトランジスタＭ１２のドレインと接地間には、主電流路であるソース・ドレイン路が接続されたＮＭＯＳトランジスタＭ１４を有する。ＮＭＯＳトランジスタＭ１４は、ドレインとゲートが共通接続されたダイオード接続を構成する。ＮＭＯＳトランジスタＭ１４のゲートは、ＮＭＯＳトランジスタＭ１３のゲートに接続される。ＮＭＯＳトランジスタＭ１３とＭ１４は、カレントミラー回路を構成する。

ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１３の接続点は、出力端子２０１に接続される。出力端子２０１は、出力電圧Ｖｏｕｔ２を出力する。

参照電圧源１３が供給する参照電圧ＶｒｅｆとＰＭＯＳトランジスタＭ７のゲートに供給されるバイアス電圧Ｖ２は、ＰＭＯＳトランジスタＭ８のゲート・ソース間電圧をＶｇｓとすると、Ｖｒｅｆ−Ｖｇｓで示される。

動作は以下の通りである。定常状態では、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより低い状態である。この状態では、ＰＭＯＳトランジスタＭ１１がオン状態となって、出力電圧Ｖｏｕｔ２は、Ｈｉｇｈを示す。

入力電圧Ｖｉｎが低下し、ＰＭＯＳトランジスタＭ７のゲートに印加されるバイアス電圧Ｖ２（＝Ｖｒｅｆ−Ｖｇｓ）とＰＭＯＳトランジスタＭ７のソースとの間の電圧が、ＰＭＯＳトランジスタＭ７のしきい値Ｖｔｈ（Ｍ７）より小さくなるとＰＭＯＳトランジスタＭ７はオフとなる。ＰＭＯＳトランジスタＭ７がオフすると、入力電圧ＶｉｎはＰＭＯＳトランジスタＭ１１のゲートに印加されなくなる。すなわち、ＰＭＯＳトランジスタＭ１１のゲートに印加される電圧の下限をバイアス電圧Ｖ２によって制限することができる。

換言すれば、ＰＭＯＳトランジスタＭ７は、ＰＭＯＳトランジスタＭ１１のゲートに印加される電圧をバイアス電圧Ｖ２の値に応じて制限するスイッチとして機能する。ＰＭＯＳトランジスタＭ１１とＭ１２のゲート間の電圧差を制限して、ＰＭＯＳトランジスタＭ１１が完全にオン状態とならないように制御することができる。

ＰＭＯＳトランジスタＭ１１は、完全にオンする状態を回避することにより、ドレイン電圧の上昇が抑制される。これにより、ＰＭＯＳトランジスタＭ１１は、ドレイン電圧がゲート電圧よりも高くなることが回避できる為、ＮＢＴＩ状態への移行を回避することができる。

入力電圧Ｖｉｎが上昇し、ＰＭＯＳトランジスタＭ１１のゲート電圧が参照電圧Ｖｒｅｆよりも高くなると、ＰＭＯＳトランジスタＭ１２はオンする。ＰＭＯＳトランジスタＭ１２がオンすることで、ＮＭＯＳトランジスタＭ１４のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ１３とＭ１４はオンとなる。これにより、出力電圧Ｖｏｕｔ２はＬｏｗとなる。出力電圧Ｖｏｕｔ２がＬｏｗとなることにより、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより上昇した異常状態を検出することができる。

オンの時のＰＭＯＳトランジスタＭ１２のドレイン電圧は、ダイオード接続されたＮＭＯＳトランジスタＭ１４のゲート・ソース間電圧となる。これにより、ＰＭＯＳトランジスタＭ１２はオンした時に、ドレイン電圧がゲート電圧よりも高くなる状態が回避され、ＮＢＴＩ状態への移行を回避することができる。

バイアス電圧Ｖ２は、ＰＭＯＳトランジスタＭ１１が完全なオン状態にならない値に適宜設定することができる。ＰＭＯＳトランジスタＭ１１のゲートに印加される最も低い電圧は、バイアス電圧Ｖ２よりＰＭＯＳトランジスタＭ７のしきい値Ｖｔｈ（Ｍ７）だけ高い電圧に制限される。すなわち、Ｖｒｅｆ−Ｖｇｓ＋Ｖｔｈ（Ｍ７）で制限される。

例えば、バイアス電圧Ｖ２のＶｇｓに相当する電圧分を大きくすると、ＰＭＯＳトランジスタＭ１１のゲートに印加される電圧の下限値が低くなる。参照電圧ＶｒｅｆとＰＭＯＳトランジスタＭ１１のゲートに印加される電圧との差によって、ＰＭＯＳトランジスタＭ１１のオン状態は制御される。従って、バイアス電圧Ｖ２を適宜調整することによって、ＰＭＯＳトランジスタＭ１１が完全にオンしない構成とすることができる。バイアス電圧Ｖ２のＶｇｓは、例えば、ＰＭＯＳトランジスタＭ８の寸法や定電流源３１の電流値により、容易に調整することができる。

例えば、バイアス電圧Ｖ２は、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆに等しい時にもＰＭＯＳトランジスタＭ７がオン状態となる値に設定する。これにより、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの大小関係を正確に比較することができる。具体的には、バイアス電圧Ｖ２を、参照電圧ＶｒｅｆにＰＭＯＳトランジスタＭ７のしきい値Ｖｔｈ（Ｍ７）分を引いた電圧以下になる様に設定する。

第２の実施形態によれば、バイアス回路３０で設定されるバイアス電圧Ｖ２によってＰＭＯＳトランジスタＭ１１のゲートに印加される電圧の下限値を制限するスイッチとして機能するＰＭＯＳトランジスタＭ７を備える。これにより、ＰＭＯＳトランジスタＭ１１は、ドレイン電圧の上昇が抑制され、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも低い定常状態において、ＮＢＴＩ状態に移行することを容易に回避することができる。

また、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも高くなり、ＰＭＯＳトランジスタＭ１２がオン状態となった場合には、ＰＭＯＳトランジスタＭ１２は、ドレイン電圧の上昇が抑制され、ＮＢＴＩ状態となることを回避することができる。

すなわち、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの比較動作を行うアクティブ状態において、オン状態となるＰＭＯＳトランジスタＭ１１とＭ１２のいずれについてもＮＢＴＩ状態となることを回避することができ、信頼性の高いコンパレータ回路２を提供することができる。

出力電圧Ｖｏｕｔ２は、オン状態の時のＰＭＯＳトランジスタＭ１１のドレイン電圧に対応するＨｉｇｈと、ＮＭＯＳトランジスタＭ１３がオン状態の接地電位に略等しい電圧に対応したＬｏｗを示す。その為、出力電圧Ｖｏｕｔ２のダイナミックレンジは広い。

（第３の実施形態）
図３は、第３の実施形態のコンパレータ回路を示す図である。本実施形態は、既述した第１の実施形態のコンパレータ回路１と第２の実施形態のコンパレータ回路２を備える。夫々のコンパレータ回路１と２の構成と動作は既述した通りである。

コンパレータ回路１は、ＰＭＯＳトランジスタＭ１のゲートに印加される電圧が参照電圧Ｖｒｅｆよりも低下した状態の時に出力電圧Ｖｏｕｔ１はＬｏｗになる。具体的には、入力電圧Ｖｉｎがバイアス電圧Ｖ１からＮＭＯＳトランジスタＭ５のしきい値Ｖｔｈ（Ｍ５）を引いた電圧よりも低くなると出力電圧Ｖｏｕｔ１はＬｏｗになる。

一方、コンパレータ回路２は、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも高くなった状態の時に出力電圧Ｖｏｕｔ２がＬｏｗとなる。具体的には、入力電圧Ｖｉｎがバイアス電圧Ｖ２にＰＭＯＳトランジスタＭ７のしきい値Ｖｔｈ（Ｍ７）を加えた電圧より高くなると出力電圧Ｖｏｕｔ２はＬｏｗになる。

従って、バイアス電圧Ｖ１、Ｖ２を適宜調整することで、参照電圧Ｖｒｅｆを中心にして±ΔＶの範囲で、出力電圧Ｖｏｕｔ１とＶｏｕｔ２の両方がＬｏｗを示す状態を設定することができる。これにより、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆに対して所定の範囲内にあることを検出するウィンドウ・コンパレータ回路を構成することができる。尚、＋ΔＶは、バイアス回路２０におけるＶｇｓとＮＭＯＳトランジスタＭ５のしきい値Ｖｔｈ（Ｍ５）の差分を示し、−ΔＶはバイアス回路３０におけるＶｇｓとＰＭＯＳトランジスタＭ７のしきい値Ｖｔｈ（Ｍ７）の差分に相当する。

第３の実施形態によれば、出力電圧Ｖｏｕｔ１とＶｏｕｔ２が共にＬｏｗ、すなわち、出力電圧Ｖｏｕｔ１とＶｏｕｔ２が共にＨｉｇｈの時には、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆを中心にして所定の範囲内にあることを検出するウィンドウ・コンパレータ回路が構成される。

夫々のコンパレータ回路１、２は、夫々の差動対のＰＭＯＳトランジスタＭ１とＭ２、及びＭ１１とＭ１２が入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの比較動作を行うアクティブ状態においてオン状態となった時にＮＢＴＩ状態へ移行することをバイアス電圧Ｖ１、Ｖ２の調整によって容易に回避することができる。この為、しきい値の変動に伴う特性劣化を防ぐことができるため、信頼性の高いウィンドウ・コンパレータ回路を提供することができる。

尚、コンパレータ回路１とコンパレータ回路２の参照電圧Ｖｒｅｆを異なる電圧値に適宜調整して、入力電圧Ｖｉｎの範囲を適宜設定してもよい。

また、出力電圧Ｖｏｕｔ１とＶｏｕｔ２をＡＮＤ回路（図示せず）に供給し、そのＡＮＤ回路の出力信号がＬｏｗの時に入力電圧Ｖｉｎが所定の範囲内にあることを検出してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１及び２コンパレータ回路、３及び１３参照電圧源、２０及び３０バイアス回路、１００入力端子、２００及び２０１出力端子。

Claims

差動対を構成する第１と第２のＰＭＯＳトランジスタと、
入力端子と前記第１のＰＭＯＳトランジスタのゲート間に主電流路が接続される第１のスイッチングトランジスタと、
前記第２のＰＭＯＳトランジスタのゲートに参照電圧を印加する電圧源と、
前記第１のスイッチングトランジスタの制御電極に第１のバイアス電圧を印加する第１のバイアス回路と、
を具備することを特徴とするコンパレータ回路。
前記第１のスイッチングトランジスタはＮＭＯＳトランジスタで構成され、前記第１のバイアス電圧は前記参照電圧よりも所定の電圧だけ高く設定されることを特徴とする請求項１に記載のコンパレータ回路。
前記第１のスイッチングトランジスタはＰＭＯＳトランジスタで構成され、前記第１のバイアス電圧は前記参照電圧よりも所定の電圧だけ低く設定されることを特徴とする請求項１に記載のコンパレータ回路。
前記第１と第２のＰＭＯＳトランジスタのドレインと接地間に、夫々の主電流路が接続される第４と第５のＮＭＯＳトランジスタを有するカレントミラー回路を具備することを特徴とする請求項１から３のいずれか一項に記載のコンパレータ回路。
差動対を構成する第３と第４のＰＭＯＳトランジスタと、
前記入力端子と前記第３のＰＭＯＳトランジスタのゲート間に主電流路が接続される第２のスイッチングトランジスタと、
前記第２のスイッチングトランジスタの制御電極に第２のバイアス電圧を印加する第２のバイアス回路と、
を具備することを特徴とする請求項１から４のいずれか一項に記載のコンパレータ回路。