JP2005516443A - 電圧制限半導体パスゲート回路 - Google Patents

Abstract

パスゲート回路（１５）の入力ノード（１０）と出力ノード（１１）との間に動作可能に接続された第一トランジスタ（１６）と入力ノード（１０）と出力ノード（１１）との間に動作可能に接続された第二トランジスタ（１７）とを備えた電圧制限半導体パスゲート回路（１５）。第二トランジスタ（１７）が電源電圧（６）にバイアスされる制御電極を有し、第一トランジスタ（１６）が二つの背中合わせに接続されたダイオード要素（１８，１９）により第二トランジスタ（１７）の制御電極と接続する制御電極を有する。パスゲート回路（１５）は典型的には半導体集積回路（１３）の複数入力Ｉ/Ｏセル（１４）内に適用される。

Description

この発明は、パスゲート回路の入力ノードと出力ノードとの間に動作可能に接続された第一トランジスタを備え、この第一トランジスタが電源電圧にバイアスされる制御電極を有する電圧制限半導体パスゲート回路に関する。

半導体技術が混在する環境において、異なるタイプの複数集積回路（ＩＣ）が用いられ、いくつかのＩＣでは他のＩＣに比べて内部電源電圧が低く、これは、これらＩＣの金属酸化物半導体（MOS）トランジスタの制御電極又はゲートが他のＩＣで用いられる高電圧に耐えられないからである。従って、それら内部電源電圧が低いＩＣ内で用いられる複数入力/出力（Ｉ/Ｏ）セル又は回路において特別な配慮が必要となる。特にこれら入力Ｉ/Ｏセルには次の回路段内の複数トランジスタのゲート酸化物を保護する電圧制限パスゲートが必要となる。

デジタルＩＣの典型的な入力Ｉ/Ｏセルが図１に示され、参照番号１が付与されている。

入力Ｉ/Ｏセル１は入力端子２と出力端子３とを備える。レベル検出回路４が入、出力端子２，３との間に結合され、この実施形態では、ヒステリシス反転回路として形成されている。ヒステリシス反転器４と入力Ｉ/Ｏセル１の出力端子３との間にさらなる反転回路５が結合されている。

このさらなる反転回路５は短線６で示される電源電圧Ｖｄｄにより駆動される。ヒステリシス反転器４は供給トランジスタ７を介して電源電圧Ｖｄｄに結合されている。

この実施形態では、供給トランジスタ７はＰＭＯＳ電界効果型トランジスタで、ドレイン電極がヒステリシス反転器４と接続し、ソースが電源電圧６と接続している。供給トランジスタ７のゲート又は制御電極が直接入力Ｉ/Ｏセル１の入力端子２と接続している。

電圧制限トランジスタ・パスゲート８が入力端子２とヒステリシス反転器４との間に結合され、これは、通常、ＮＭＯＳトランジスタ９を備え、トランジスタ・パスゲート８の入力ノード１０と出力ノード１１との間に動作可能に接続している。

即ち、パストランジスタ９のドレインが入力ノード１０と接続し、パストランジスタ９のソースが出力ノード１１と接続している。パストランジスタ９の制御電極又はゲートがバイアストランジスタ１２を介して電源電圧Ｖｄｄにバイアスされている。

このＩ/Ｏセル１においては、パストランジスタ９が回路の高論理レベルをＶｄｄに制限する。これはヒステリシス反転器４内に設けられた複数電界効果型トランジスタのゲートとソースとの間でストレス電圧が高くなるのを防止するのに必要なものである。

Ｉ/Ｏセル１の入力端子２に高入力信号が与えられるＤＣでの挙動において、この入力信号が電源電圧Ｖｄｄより高いこともあり、パストランジスタ９が出力ノード１１をＶｄｄ−Ｖｔまで引き上げ、ここでＶｔはパストランジスタ９の本体に影響される閾値電圧である。出力ノード１１の電圧は論理高レベルとしてヒステリシス反転器４に検出されることもある。

しかし、この従来の回路には多くの制限がある。過渡的な挙動としては、出力ノード１１が比較的ゆっくり電圧Ｖｄｄ−Ｖｔまで上がる。即ち、出力ノード１１の電圧がＶｄｄ−Ｖｔに近づくに従い、パストランジスタ９がその動作カットオフ領域まで近づき、従って、その電流源としての機能が著しく低下する。その結果、論理高レベルが検出されるヒステリシス反転器４の電圧レベルＶＩＨに出力ノード１１が達するのに比較的長時間かかる。このＩ/Ｏセルの立上がり遅れは立下がり遅れより長い。

この状態は、耐雑音性要求が高い場合にさらに悪く、ヒステリシス反転器４はその応答において比較的高いヒステリシスを示す必要があり、この要求下では、ヒステリシス反転器４のＶＩＨが比較的高く、なぜならば、それは、論理低レベルが検出される電圧レベルＶＩＬとヒステリシス反転器４のヒステリシス電圧との和より充分高くなければいけないからである。耐雑音性要求が高い場合においては、Ｉ/Ｏセル１の立上がり遅れがさらに高まることが理解されるであろう。

明確には述べられていないが、トランジスタ７は、そのゲート電圧が、高入力レベルのＤＣ状態において、Ｖｄｄより高くなると、ヒステリシス反転器４の供給電圧を制限し、漏洩電流を止めるように動作する。

この発明の目的は、高速で高耐雑音性の複数Ｉ/Ｏセルに用いられ、上述の従来のトランジスタ・パスゲート回路に比べて立上がり遅れが改良された即ち短い、改良された電圧制限パスゲート回路を提供することである。

このために、この発明では、前記制御電極が二つの背中合わせに接続されたダイオード要素により前記電源電圧にバイアスされる。この結果、従来の回路と比較して改善された過渡特性を有するパスゲートが実現される。

ある実施形態では、前記半導体パスゲート回路はさらに前記入力ノードと前記出力ノードとの間に動作可能に接続された第二トランジスタを備え、該第二トランジスタが前記二つの背中合わせに接続されたダイオード要素を介して前記第一トランジスタの制御電極に結合されているさらなる制御電極を有する。

即ち、この発明のパスゲート回路では、パストランジスタが二つの部品、即ち、第一トランジスタと第二トランジスタとに分離され、それらの制御電極が二つの背中合わせに接続されたダイオード要素を介して接続されている。

この発明の改良されたトランジスタ・パスゲートによれば、それらトランジスタ、特に前記第一トランジスタの内部キャパシタがプリチャージされ、このパスゲート回路の過渡特性を改善する。

この発明のパスゲート回路のある好ましい実施形態では、前記ダイオード要素は複数のダイオード接続トランジスタから成り、これらは同じ又は異なる導電型でもよい。この回路のすべてのトランジスタの導電型は同じでもよく、さらに、好ましくはＭＯＳ型電界効果型トランジスタである。

前記第一、第二トランジスタが単一トランジスタに置き換えられた場合は、回路の立下がり遅れが増加しないように、この単一トランジスタのディメンション又はサイズを前記第一トランジスタに比べて適切に増加させなければならないことに注意されたい。

この発明はさらに、集積半導体回路と共に用いられ、入力端子と出力端子と前記入力端子と前記出力端子との間に接続された少なくとも一つのレベル検出回路とを備え、上記記載の半導体パスゲート回路が前記入力端子と前記レベル検出回路との間に接続されている入力Ｉ/Ｏセルに関する。

この発明の入力Ｉ/Ｏセルのある好ましい実施形態では、前記レベル検出回路はヒステリシス回路を備える。

前記ヒステリシス回路がヒステリシス反転回路である場合は、さらなる反転回路が前記ヒステリシス反転回路と前記入力Ｉ/Ｏセルの出力端子との間に接続されてもよい。

この発明はさらに、この発明の入力Ｉ/Ｏセルを少なくとも一つ備える集積回路に関する。

この発明を添付図面を参照して詳細に説明する。

各図において、同様な機能又は目的を有する部品又は要素には同じ参照番号が付与されている。

図２は、この発明の改良された電圧制限パスゲート回路１５を備えた入力Ｉ/Ｏセル１４を示している。

図１に示し上記のように説明された従来のパスゲート回路８と比較すると、この回路のパストランジスタ８が第一パストランジスタ１６と第二パストランジスタ１７とに分離され、両者はパスゲート回路１５の入力ノード１０と出力ノード１１との間に動作可能に接続されている。

図に示されている実施形態では、第一、第二パストランジスタ１６，１７はＮＭＯＳ型であり、トランジスタ１６，１７のドレインがパスゲート回路１５の入力ノード１０と接続し、トランジスタ１６，１７のソースがパスゲート回路１５の出力ノード１１と接続している。この発明の範疇から外れることなく他のトランジスタ・タイプも選べることはこの分野の当業者には明らかである。

二つの背中合わせの又は対向並列ダイオード接続トランジスタ１８、１９を介して、第一パストランジスタ１６の制御電極又はゲートが第二パストランジスタ１７の制御電極又はゲートと接続している。

低論理レベルに相当するＩ/Ｏセル１４の入力端子２の電圧が零ボルト又は零ボルトに近い場合、点線で囲まれた第一パストランジスタ１６のゲート・ソース間キャパシタ２０が、ダイオード接続トランジスタ１９を介して、電圧Ｖｄｄ−Ｖｔまでチャージされる。

今、Ｉ/Ｏセル１４の入力端子２の電圧が高論理レベルまで立ち上がると、入力端子２、即ち、パスゲート回路１５の入力ノード１０の立上がりエッジがキャパシタ２０をパスして第一パストランジスタ１６のゲートに達してダイオード接続トランジスタ１９をそのカットオフ領域へ強制的に移行させる。ダイオード接続トランジスタ１８が第一パストランジスタ１６のゲート電圧をＶｄｄ＋Ｖｔにクランプする。これが、第一パストランジスタ１６がパスゲート回路１５の出力ノード１１をＶｄｄまで引き上げるのを助長する。

ダイオード接続トランジスタ１８が最終的に第一パストランジスタ１６のゲート電圧をＶｄｄ＋Ｖｔにクランプするが、過渡的なゲート電圧において正のリップルがあってもよいことに注目することが重要である。リップルの強さは、ダイオード接続トランジスタ１８のサイズを適切にすることにより制御できる。この正のリップルが、出力ノード１１の電圧がＶｄｄに達するまで、出力ノード１１の電圧が入力ノード１０の立上がりエッジに確固に従うことを助長する。

一方、図１に示される従来のパスゲート回路８の単一パストランジスタ９と同様に、第二パストランジスタ１７が、パスゲート回路１５の入力ノード１０から出力ノード１１へ明らかに低いレベルをパスさせる。

Ｉ/Ｏセル１４内にこの発明の改良されたパスゲート回路１５を用いることにより、ヒステリシス反転器４の入力電圧が、ヒステリシス反転器４のヒステリシスが比較的大きい場合であっても、Ｉ/Ｏセル１４の入力端子２の入力電圧に確固に従うようになる。その結果、Ｉ/Ｏセル１４の立上がり及び立下がり遅れが比較的小さく且つほぼ対象的になる。

以下に示す表１及び２において、この発明のＩ/Ｏセル１４のシミュレートした動作が従来のＩ/Ｏセル１のシミュレートした動作と比較される。

表１．ヒステリシス０．３Ｖでのシミュレート動作比較
動作 従来パスゲート付きＩ/Ｏセル 新パスゲート付きＩ/Ｏセル
立上がり遅れ（ｐｓｅｃ） １１９７ ４６７
立下がり遅れ（ｐｓｅｃ） ５０２ ５１６
立上がり時間（ｐｓｅｃ） ３８９ ３５１
立下がり時間（ｐｓｅｃ） ３５７ ３５６
最大周波数（ＭＨｚ） ３５０ ６５０

表２．ヒステリシス＞０．４Ｖでのシミュレート動作比較
動作 従来パスゲート付きＩ/Ｏセル 新パスゲート付きＩ/Ｏセル
立上がり遅れ（ｐｓｅｃ） 不明 ５８９
立下がり遅れ（ｐｓｅｃ） ５０１ ５１１
立上がり時間（ｐｓｅｃ） 不明 ３６８
立下がり時間（ｐｓｅｃ） ３６１ ３５９
最大周波数（ＭＨｚ） 不明 ６２５

シミュレーションの結果によれば、耐雑音性要求が普通である場合、即ち、表１のヒステリシス０．３Ｖの場合は、従来の入力Ｉ/Ｏセルに比べて、この発明の入力Ｉ/Ｏセルの立上がり遅れは少なくとも１．８倍速いということが直接導き出せる。

耐雑音性要求が高い場合、即ち、表２のヒステリシスが０．４Ｖを越える場合は、従来のパスゲート回路を備えたＩ/Ｏセルは正常に機能しないが、この発明の改良された半導体パスゲート回路を備えたＩ/Ｏセルは良く機能する。

この発明のパスゲート回路１５のさらなる実施形態では第一、第二トランジスタ１６，１７が図２において点線で示されている単一トランジスタ２１に置き換えられ、その制御電極又はゲートが背中合わせに接続されたダイオード要素１８，１９により電源電圧６にバイアスされる。しかし、第二トランジスタ１７が除かれると立下がり遅れが増加することがあり得るが、これは、第一トランジスタ１６に比べて単一トランジスタ２１のサイズ又はディメンションを増加することにより立下がり遅れを取り戻すことができる。

非常に小さな追加シリコン領域、即ち、三つのさらなるトランジスタ、例えば、ダイオード・トランジスタ１８及び１９、そして単一トランジスタ２１を加えるだけで入力Ｉ/Oセルの過渡的な挙動が著しく改善されることがこの分野の当業者には理解できるであろう。

この発明の一つ又は複数の入力Ｉ/Ｏセルを備えた一つのＩＣが点線で概略的に示され、参照番号１３が付与されている。

複数のＭＯＳトランジスタは完全に双方向で、即ち、それらのドレインとソースとは置き換え可能で、それらの対応する電圧に基づいて規定されることがこの分野の当業者には理解できるであろう。従って、この発明の上述の開示において用語ドレインとソースとはＭＯＳトランジスタの特定の回路接続に限定されるものではなく、そして、この発明は図に示したＮＭＯＳトランジスタの使用に限定されるものではなく、ＰＭＯＳトランジスタ又はＮＭＯＳそしてＰＭＯＳトランジスタを混合させることも可能である。

上述の各実施形態はこの発明を限定するものではなく、この分野の当業者であれば請求の範囲から外れることなく多くの別の実施形態を設計することができることに注意されたい。請求範囲中の括弧中に置かれた参照番号はこの発明により保護すべき範囲を限定するものではない。文言“備える”は請求範囲に述べられた以外の要素又は工程を除外するものではない。ある要素の前に置かれる冠詞“ある”又は“一つの”はそのような要素が複数あることを除外するものではない。互いに異なる従属項においてある手段が規定されているという事実がこれら手段の組み合わせは効果的には用いられないということを示すものではない。

従来の入力Ｉ/Ｏセルの概略図である。 この発明の一実施形態である入力Ｉ/Ｏセルの概略図である。

Claims (8)

1. パスゲート回路の入力ノードと出力ノードとの間に動作可能に接続された第一トランジスタを備え、該第一トランジスタが電源電圧にバイアスされる制御電極を有し、該制御電極が二つの背中合わせに接続されたダイオード要素により前記電源電圧にバイアスされることを特徴とする電圧制限半導体パスゲート回路。
2. 前記ダイオード要素は複数のダイオード接続トランジスタから成り立つ請求項１に記載の半導体パスゲート回路。
3. 前記半導体パスゲート回路はさらに前記入力ノードと前記出力ノードとの間に動作可能に接続された第二トランジスタを備え、該第二トランジスタが前記二つの背中合わせに接続されたダイオード要素を介して前記第一トランジスタの制御電極に結合されるさらなる制御電極を有する請求項１に記載の半導体パスゲート回路。
4. 複数集積半導体回路と共に用いられる入力Ｉ/Ｏセルであって、該Ｉ/Ｏセルは入力端子と出力端子と前記入力端子と前記出力端子との間に動作可能に結合された少なくとも一つのレベル検出回路とを備え、請求項１に記載の半導体パスゲート回路が前記入力端子と前記レベル検出回路との間に結合されていることを特徴とする入力Ｉ/Ｏセル。
5. 前記レベル検出回路はヒステリシス回路を備える請求項４に記載の入力Ｉ/Ｏセル。
6. 前記ヒステリシス回路はヒステリシス反転回路である請求項５に記載の入力Ｉ/Ｏセル。
7. さらなる反転回路が前記ヒステリシス反転回路を前記出力端子に結合させる請求項６に記載の入力Ｉ/Ｏセル。
8. 請求項４に記載の入力Ｉ/Ｏセルを少なくとも一つ備える集積回路。

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