JP2658867B2

JP2658867B2 - レベル変換回路

Info

Publication number: JP2658867B2
Application number: JP6043368A
Authority: JP
Inventors: 孝一郎奥村
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-02-18
Filing date: 1994-02-18
Publication date: 1997-09-30
Anticipated expiration: 2012-09-30
Also published as: JPH07231254A; US5541546A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はレベル変換回路に関し、
特に低電源電圧側の回路の出力電位を高電源電圧の回路
の電位レベルに変換するレベル変換回路に関する。

【０００２】

【従来の技術】近時、集積回路の集積度の増大及び動作
周波数の向上に伴って消費電力の増大が顕著であり、消
費電力を低減するために低電源電圧化が進められてい
る。この低電源電圧化の過程において、内部回路を例え
ば３Ｖの電源電圧で動作させ、入出力部は従来の集積回
路と同一の５Ｖ電源を用いた２電源の集積回路が必要と
される場合、あるいは同一の装置内において３Ｖ電源の
集積回路と５Ｖ電源の集積回路が混在する場合が生じ
る。

【０００３】これらいずれの場合にも、３Ｖ振幅の信号
を５Ｖ振幅の信号にレベル変換する必要が生じる。例え
ば２電源の集積回路では、３Ｖ電源の内部回路と５Ｖ電
源の出力回路とのインターフェース部において、また、
３Ｖ系と５Ｖ系電源の集積回路が混在する装置では、３
Ｖ電源の集積回路から出力された信号を受信する５Ｖ電
源の集積回路の入力回路部において、３Ｖ振幅の信号を
５Ｖ振幅の信号にレベル変換することが必要となる。

【０００４】しかしながら、ＣＭＯＳインバータ回路を
レベル変換に用いた場合には、入力信号がハイレベルに
ある期間中、ＣＭＯＳインバータ回路を構成するＰチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タの両方がオン状態となるため、ＤＣ電流が流れ、消費
電力が増大するという問題があった。なお、ＭＯＳトラ
ンジスタはＭＯＳＦＥＴともいう。

【０００５】図５を参照して、ＣＭＯＳインバータ回路
を用いた従来のレベル変換回路（これを「第１の従来
例」という）について上述の状況を以下に詳細に説明す
る。

【０００６】図５において、ＰチャネルＭＯＳトランジ
スタ（以下、「ＰＭＯＳ」と略記する）１０８とＮチャ
ネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」と略記す
る）１０９から構成される低電源電圧（例えば３Ｖ）端
子Ｖ１に接続された回路部の出力端は、高電源電圧（例
えば５Ｖ）端子Ｖ２に接続された高電源電圧動作の回路
部の入力端子Ｉに接続されている。

【０００７】高電源電圧部の入力回路は、ＰＭＯＳ１０
３とＮＭＯＳ１０４で構成され、入力端子Ｉを入力端に
接続した第１のインバータ回路と、第１のインバータ回
路の出力を入力とし、ＰＭＯＳ１０５とＮＭＯＳ１０６
で構成された第２のインバータ回路からなり、第２のイ
ンバータ回路の出力は入力回路の出力端子Ｏに接続され
ている。

【０００８】図５において、低電源電圧側のＰＭＯＳ１
０８がオフとなりＮＭＯＳ１０９がオンして、入力端子
Ｉの信号電位がハイレベルからローレベルに、即ち低電
源端子Ｖ１の電位から接地電位に変化した時には、高電
源電圧側の第１のインバータ回路のＰＭＯＳ１０３はオ
ンとなり、ＮＭＯＳ１０４は完全にオフするので、その
出力は高電源端子Ｖ２の電位となり、これを入力とする
第２のインバータ回路のＰＭＯＳ１０５は完全にオフし
ＮＭＯＳ１０６はオンするため、出力端子Ｏの電位はロ
ーレベル即ち接地電位となり、不都合は生じない。

【０００９】しかしながら、低電源電圧側のＰＭＯＳ１
０８がオンし、ＮＭＯＳ１０９がオフとなって入力端子
Ｉの信号電位がローレベルからハイレベルに、即ち接地
電位から低電源端子Ｖ１の電位に変化した時には、高電
源電圧側の第１のインバータ回路においてＮＭＯＳ１０
４はオンする。

【００１０】一方、この時、第１のインバータ回路のＰ
ＭＯＳ１０３のゲートには低電源端子Ｖ１の電位が印加
され、ソースには高電源端子Ｖ２の電位が印加されるた
め、ゲート・ソース間には、Ｖ１−Ｖ２の電圧が印加さ
れることになる。そして、このゲート・ソース間電圧
が、ＰＭＯＳ１０３の閾値電圧（負値）より負側に低い
（即ち、絶対値において大きい）場合には、ＰＭＯＳ１
０３がオンすることになり、高電源端子Ｖ２から接地端
子に向かってＰＭＯＳ１０３及びＮＭＯＳ１０４を通っ
て定常的に電流（これを「貫通電流」ともいう）が流れ
る経路が生じる。

【００１１】例えば、低電源端子Ｖ１の電圧が３Ｖであ
り、高電源端子Ｖ２の電圧が５Ｖの場合、ＰＭＯＳ１０
３のゲート・ソース間には−２Ｖの電圧が印加されるこ
とになり、通常のＰＭＯＳ１０３の閾値電圧Ｖ_TPは−
０．８Ｖ程度であるため、ＰＭＯＳ１０３は十分にオン
状態となる。

【００１２】ＰＭＯＳ１０３のオン抵抗に対してＮＭＯ
Ｓ１０４のオン抵抗が遥かに小さくなるように寸法設定
することにより、このようにＰＭＯＳ１０３とＮＭＯＳ
１０４の両方がオン状態となるにもかかわらず、第１の
インバータ回路の出力を接地電位に近いローレベルとす
ることは可能であるので、第２のインバータ回路のＰＭ
ＯＳ１０５がオンとなりＮＭＯＳ１０６はオフとなっ
て、出力端子Ｏの信号レベルはハイレベル即ち高電源端
子Ｖ２の電位となる。

【００１３】以上に述べたように、ＣＭＯＳインバータ
回路を用いた図５の回路構成では、レベル変換は可能で
あるが、入力端子Ｉの電位がハイレベルの時に第１のイ
ンバータ回路のＰＭＯＳ１０３がオフしないため、高電
源端子側から接地端子側にＰＭＯＳ１０３とＮＭＯＳ１
０４を貫通する電流経路が発生し、図５のレベル変換回
路を多数使用した集積回路においては、消費電力が増大
してしまうという問題があった。

【００１４】上述した図５のレベル変換回路の問題点を
解決するために、例えば、図６に示すレベル変換回路
（これを「第２の従来例」という）が提案された。

【００１５】図６のレベル変換回路は、図５に示した第
１の従来例の回路構成に対して、入力端子Ｉと、ＰＭＯ
Ｓ１０３及びＮＭＯＳ１０４で構成される第１のインバ
ータ回路の入力端との間に、ドレインが入力端子Ｉに接
続され、ゲートが高電源端子Ｖ２に接続され、ソースが
第１のインバータ回路の入力端に接続されたエンハンス
メント型ＮＭＯＳ５０１が付加され、更に、ドレインが
第１のインバータ回路の入力端に接続され、ゲートが第
１のインバータ回路の出力端に接続され、ソースが高電
源端子Ｖ２に接続されたＰＭＯＳ１０２が付加された回
路構成となっている。

【００１６】図６において、ＰＭＯＳ１０８がオフし、
ＮＭＯＳ１０９がオンして、入力端子Ｉの電位が低電源
端子Ｖ１の電位レベルから接地電位に向かって変化する
場合には、ＮＭＯＳ５０１はオン状態となり、ＰＭＯＳ
１０３とＮＭＯＳ１０４からなる第１のインバータ回路
の入力端の電位が低下して、第１のインバータ回路の出
力端の電位が上昇し、ＰＭＯＳ１０２をオフ状態にする
とともに、第２のインバータ回路を構成するＰＭＯＳ１
０５をオフ状態に、ＮＭＯＳ１０６をオン状態とするの
で出力端子Ｏはローレベル即ち接地電位となる。

【００１７】逆に、ＰＭＯＳ１０８がオンし、ＮＭＯＳ
１０９がオフして入力端子Ｉの電位が接地電位から低電
源端子Ｖ１の電位レベルに向かって上昇する場合には、
ＮＭＯＳ５０１が初期的にはオン状態にあるため、ＰＭ
ＯＳ１０３とＮＭＯＳ１０４からなる第１のインバータ
回路の入力はハイレベルへと上昇し、ＮＭＯＳ１０４が
オン状態となり、第１のインバータ回路の出力はローレ
ベルとなってＰＭＯＳ１０２をオンさせる。

【００１８】ＰＭＯＳ１０２がオン状態になると、第１
のインバータ回路の入力端の電位は、ＰＭＯＳ１０２を
通して高電源端子Ｖ２の電位レベルまで引き上げられ、
ＰＭＯＳ１０３を完全にオフさせる。同時に、ＰＭＯＳ
１０５とＮＭＯＳ１０６からなる第２のインバータ回路
の出力を反転させて出力端子Ｏを高電源端子Ｖ２の電位
レベルに上昇させる。

【００１９】以上に述べたように、図６のレベル変換回
路では、入力端子Ｉが低電源端子Ｖ１の電位の時には、
ＰＭＯＳ１０２を介して第１のインバータ回路のＰＭＯ
Ｓ１０３のゲートを高電源端子Ｖ２の電位レベルにまで
上昇させるので、ＰＭＯＳ１０３は完全にオフする。こ
のため、第１の従来例の回路（図５参照）で生じたＰＭ
ＯＳ１０３とＮＭＯＳ１０４とを貫通する電流経路は発
生しない。

【００２０】

【発明が解決しようとする課題】しかしながら、図６の
レベル変換回路では、低電源端子Ｖ１と高電源端子Ｖ２
の電圧の差が大きい時には、ＰＭＯＳ１０２、ＮＭＯＳ
５０１及びＰＭＯＳ１０８を通して高電源端子Ｖ２から
低電源端子Ｖ１に流れる電流経路が生じるという別の問
題が発生する。

【００２１】即ち、入力端子Ｉがハイレベルの時にＮＭ
ＯＳ５０１がオフする条件として、電圧差Ｖ２−Ｖ１が
ＮＭＯＳ５０１の閾値電圧ＶTNより小さい必要がある。
そして、この条件を満たしていない場合、即ち、Ｖ２−
Ｖ１≧ＶTNの場合に生じる高電源端子Ｖ２から低電源端
子Ｖ１に流れる電流値は、図５の第１の従来例における
ＰＭＯＳ１０３とＮＭＯＳ１０４とを貫通して流れる電
流値と比較すると小さいが、集積回路内に使用するレベ
ル変換回路の個数が多い場合にはやはり電力消費の増大
を生じる。

【００２２】図６のレベル変換回路を変形した回路構成
として、ＮＭＯＳ５０１のゲート電極を高電源端子Ｖ２
ではなく、低電源端子Ｖ１に接続した回路、あるいは低
電源端子Ｖ１の電圧と高電源端子Ｖ２の電圧の中間的な
電圧を発生してＮＭＯＳ５０１のゲート電極に印加する
回路も考えられる。

【００２３】しかし、前者の場合、ＰＭＯＳ１０３とＮ
ＭＯＳ１０４で構成される第１のインバータ回路の入力
端に現われるハイレベル電圧（即ち、ＮＭＯＳ５０１の
出力電圧）は、低電源端子Ｖ１の電位（これを「Ｖ１」
で表わす）からＮＭＯＳ５０１の閾値電圧ＶTN分低下し
た電圧値Ｖ１−ＶTNとなり、Ｖ１が低い電圧の時には、
第１のインバータ回路の入力端に現われるハイレベルの
電位が不足となり（低すぎ）、このため、第１のインバ
ータ回路が動作しなくなるという問題が生じる。

【００２４】また、後者においても、中間的な電圧の設
定値が高電源端子Ｖ２の電位に近い場合には、図６のレ
ベル変換回路と同様に、高電源端子Ｖ２から低電源端子
Ｖ１への電流経路が生じ、設定値が低電源端子Ｖ１の電
位に近い場合は、前者と同様に第１のインバータ回路が
動作しなくなるので、許容できる中間的な電圧の範囲が
狭く、設計が容易でないという問題が残る。

【００２５】図６のレベル変換回路の上記の問題点を改
良したものとして、例えば特開平２−１３４９１８号公
報には、図７に示すようなレベル変換回路（これを「第
３の従来例」という）が提案されている。図７のレベル
変換回路は、図６のレベル変換回路におけるＮＭＯＳ５
０１を、ディプリーション型ＮＭＯＳ６０１とし、その
ゲートをＰＭＯＳ１０３とＮＭＯＳ１０４で構成された
第１のインバータ回路の出力端に接続した構成となって
いる。

【００２６】図７において、入力端子Ｉが低電源端子Ｖ
１の電位レベルから接地電位レベルに変化する時（即
ち、立ち下がり時）には、ディプリーション型ＮＭＯＳ
６０１がオン状態となり、ＰＭＯＳ１０３とＮＭＯＳ１
０４からなる第１のインバータ回路の入力がローレベル
に変化するため、その出力はハイレベルに変わり、ＰＭ
ＯＳ１０２をオフさせるとともに、ディプリーション型
ＮＭＯＳ６０１をより深くオン状態にして、第１のイン
バータ回路の入力を接地電位にまで引き下げる。このた
め、第１のインバータ回路の出力を入力とする第２のイ
ンバータ回路（ＰＭＯＳ１０５とＮＭＯＳ１０６からな
る）の出力、即ち出力端子Ｏはハイレベルからローレベ
ルに変化する。

【００２７】逆に、入力端子Ｉが接地電位レベルから低
電源端子Ｖ１の電位レベルに変化する時（即ち、立ち上
がり時）には、ディプリーション型ＮＭＯＳ６０１はゲ
ートに高電源端子Ｖ２の電圧が印加されているためオン
状態にあり、ＰＭＯＳ１０３とＮＭＯＳ１０４からなる
第１のインバータ回路の入力は低電源端子Ｖ１の電位レ
ベルにまで上昇し、第１のインバータ回路の出力はロー
レベルに変化する。

【００２８】そして、ゲート電圧として、第１のインバ
ータ回路の出力電圧が供給されているディプリーション
型ＮＭＯＳ６０１はオフ状態に変わり、また、ＰＭＯＳ
１０２がオン状態となるので、第１のインバータ回路の
入力端の電位は低電源端子Ｖ１の電位から高電源端子Ｖ
２の電位へと上昇し、第１のインバータ回路のＰＭＯＳ
１０３を完全にオフ状態とすることができる。第２のイ
ンバータ回路は入力が高電源端子Ｖ２の電位から接地電
位レベルへと変化するため、出力端子Ｏは接地電位レベ
ルから高電源端子Ｖ２の電位レベルへ変化する。

【００２９】図７のレベル変換回路においては、入力端
子Ｉが低電源端子Ｖ１の電位レベルの時にはＰＭＯＳ１
０２の存在により、図５に示した第１の従来例で問題と
されたＰＭＯＳ１０３とＮＭＯＳ１０４を貫通する電流
経路を遮断するとともに、ディプリーション型ＮＭＯＳ
６０１のゲートを接地電位とすることによって、そのゲ
ート・ドレイン間の電位差を−Ｖ１として、ＮＭＯＳ６
０１をオフさせることにより、図６のレベル変換回路に
おいて問題とされた高電源端子Ｖ２から低電源端子Ｖ１
に流れる電流経路を遮断している。

【００３０】ＮＭＯＳ６０１の閾値電圧ＶTNの下限は−
Ｖ１とされ、また、入力端子Ｉが接地電位に変化した時
に、ゲートが接地電位にあるＮＭＯＳ６０１が第１のイ
ンバータ回路の入力端を放電するためには、閾値電圧Ｖ
TNの上限は少なくとも０Ｖより小さいことが必要とさ
れ、このため、図７のレベル変換回路では、ＮＭＯＳ６
０１がディプリーション型ＮＭＯＳであることが必須条
件とされている。

【００３１】このように、図７の従来のレベル変換回路
では、余分な電流経路発生による消費電力の増大は防止
されているが、ディプリーション型ＮＭＯＳを使用しな
ければならないため、このレベル変換回路をＣＭＯＳ集
積回路に搭載する場合に、製造工程が複雑となり、コス
トが増大するという問題点が新たに生じた。

【００３２】

【発明の目的】したがって、本発明の目的は前記問題点
を解消し、エンハンスメント型のＮＭＯＳとＰＭＯＳで
構成される集積回路の製造工程を簡易化し、低消費電力
で且つ安定なレベル変換回路を提供することにある。

【００３３】

【課題を解決するための手段】前記目的を達成するた
め、本発明のレベル変換回路は、低電源電圧の回路側の
出力電位を高電源電圧の回路の電位レベルに変換するレ
ベル変換回路であって、前記低電源電圧の回路側の出力
を入力とする入力端子と前記高電源電圧の回路の入力回
路を構成するインバータ回路の入力端との間に、第１、
及び第２のエンハンスメント型ＭＯＳトランジスタを互
いに並列形態に接続し、前記第１のエンハンスメント型
ＭＯＳトランジスタの制御電極には前記インバータ回路
の出力端を接続し、前記第２のエンハンスメント型ＭＯ
Ｓトランジスタの制御電極には定電圧供給部の出力端子
である定電圧端子から所定の電圧を供給し、更に、前記
インバータ回路の入力端と高電源端子との間にＭＯＳト
ランジスタを備え、該ＭＯＳトランジスタの制御電極を
前記インバータ回路の出力端に接続して成るものであ
る。

【００３４】また、本発明のレベル変換回路は、電源端
子と、接地端子と、入力端子と、出力端子と、前記電源
端子と前記接地端子の間に設けられた第１、及び第２の
インバータ回路と、第１、及び第２のエンハンスメント
型ＮチャネルＭＯＳトランジスタと、エンハンスメント
型のＰチャネルＭＯＳトランジスタと、定電圧供給部
と、を備え、前記第１のエンハンスメント型Ｎチャネル
ＭＯＳトランジスタのドレインは前記入力端子に接続さ
れ、ゲートは前記第１のインバータ回路の出力端に接続
され、ソースは前記第１のインバータ回路の入力端に接
続され、前記第２のエンハンスメント型ＮチャネルＭＯ
Ｓトランジスタのドレインは前記入力端子に接続され、
ゲートは前記定電圧供給部の出力端子である定電圧端子
に接続され、ソースは前記第１のインバータ回路の入力
端に接続され、前記ＰチャネルＭＯＳトランジスタのド
レインは前記第１のインバータ回路の入力端に接続さ
れ、ゲートは前記第１のインバータ回路の出力端に接続
され、ソースは前記電源端子に接続され、前記第１のイ
ンバータ回路の出力端と前記第２のインバータ回路の入
力端が接続され、前記第２のインバータ回路の出力端が
前記出力端子に接続されてなることを特徴とするもので
ある。

【００３５】さらに、本発明に係るレベル変換回路にお
いては、定電圧供給部の出力端子である定電圧端子の電
位が、入力端子に入力される信号のハイレベルの電位
（即ち、低電源端子の電位）に等しいことを特徴として
いる。

【００３６】さらにまた、本発明に係るレベル変換回路
においては、定電圧供給部は、電源端子と接地端子との
間に第１、及び第２の抵抗性素子を互いに直列形態に接
続した回路からなり、第１の抵抗性素子と第２の抵抗性
素子の接続点が定電圧端子に接続するよう構成すること
が好ましい。

【００３７】そして、本発明に係るレベル変換回路にお
いては、定電圧供給部は、電源端子と接地端子の間に抵
抗性素子と複数のダイオード性素子とを互いに直列形態
に接続した回路からなり、ダイオード性素子と抵抗性素
子の接続点が定電圧端子に接続するよう構成することが
好ましい。

【００３８】また、本発明に係るレベル変換回路におい
ては、定電圧端子の電位は、好ましくは、前記入力端子
におけるローレベルの電位に前記第２のエンハンスメン
ト型ＮチャネルＭＯＳトランジスタの閾値電圧を加えた
電位より高く、且つ前記入力端子におけるハイレベルの
電位に前記第２のエンハンスメント型ＮチャネルＭＯＳ
トランジスタの閾値電圧を加えた電位よりも低い範囲に
設定される。

【００３９】なお、本発明に係るレベル変換回路におい
ては、前記インバータ回路は、いずれもＣＭＯＳ型イン
バータとされる。

【００４０】

【作用】上記構成のもと、本発明は、前記第３の従来例
で説明したレベル変換回路（図７参照）のディプリーシ
ョン型ＮＭＯＳトランジスタを、互いに並列に接続され
た２個のエンハンスメント型ＮＭＯＳトランジスタと、
定電圧供給部で置き換えたものであり、ディプリーショ
ン型ＭＯＳトランジスタを不要としたことにより、集積
回路に搭載する場合に製造工程が簡略化され、コストの
低減が達成できる。

【００４１】そして、本発明においては、定電源供給部
からは低電源端子の電圧に等しい電圧が、一方のエンハ
ンスメント型ＮＭＯＳトランジスタのゲート（ゲート電
極を「制御電極」ともいう）に供給され、入力端子の電
位がハイレベル時に、高電源端子側から低電源端子側へ
の電流路は遮断され、低消費電力化を達成すると共に、
入力端子の電位がローレベルの時には、エンハンスメン
ト型ＮＭＯＳトランジスタのソース電極に接続するイン
バータ回路の入力端は、接地電位レベルに確実に引き下
げられ、回路動作の安定化を達成している。

【００４２】また、本発明においては、定電源供給部が
高電源電圧を所定の電圧に分圧する抵抗性素子という簡
易な構成からなり、レベル変換回路の個数によらず電力
消費を抑えることができる。ここに、抵抗性素子とは、
受動部品である抵抗器の他に、ゲートにバイアス電圧を
印加したＭＯＳトランジスタ回路等による等価的な抵抗
素子を含むものである。

【００４３】さらに、本発明においては、定電源供給部
が電源線と接地線の間に設けられた抵抗性素子と複数の
ダイオード性素子との直列回路という簡易な構成からな
り、電源変動に対して安定した電圧を供給すると共に、
レベル変換回路の個数によらず電力消費を抑えることが
できる。ここに、ダイオード性素子とは、ダイオード素
子以外にもＭＯＳダイオード等を含むものである。

【００４４】さらにまた、本発明においては、２つのエ
ンハンスメント型ＮＭＯＳの一方のゲートに電圧を供給
する定電圧端子の電位を、入力端子におけるローレベル
の電位にエンハンスメント型ＮＭＯＳの閾値電圧を加え
た電位より高くすることにより、入力端子の電位がロー
レベル時においてインバータ回路の入力端を接地電位レ
ベルに確実に引き下げ、回路動作を安定化させる。

【００４５】そして、定電圧端子の電位を、入力端子に
入力される信号のハイレベルの電位にエンハンスメント
型ＮＭＯＳの閾値電圧を加えた電位よりも低くすること
により、入力端子がハイレベルにある時、高電源端子の
電位レベルに充電された第１のインバータ回路の入力端
から入力端子に向かう電流路を遮断することを可能と
し、低消費電力化に有効である。

【００４６】また、本発明においては、インバータ回路
はＰＭＯＳとＮＭＯＳから成るＣＭＯＳ型インバータと
され、低消費電力化が達成されると共に、ＣＭＯＳイン
バータにおけるいわゆる貫通電流が防止されている。

【００４７】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００４８】

【実施例１】図１は本発明の一実施例の回路図である。
第１のエンハンスメント型ＮチャネルＭＯＳトランジス
タであるＮＭＯＳ１０１のドレインは入力端子Ｉに接続
され、ゲートは、高電源端子Ｖ２と接地端子の間に設け
られＰＭＯＳ１０３とＮＭＯＳ１０４からなる第１のイ
ンバータ回路の出力端に接続され、ソースは第１のイン
バータ回路の入力端に接続されている。

【００４９】第２のエンハンスメント型ＮチャネルＭＯ
ＳトランジスタであるＮＭＯＳ１０７のドレインは入力
端子Ｉに接続され、ゲートは定電圧供給部１１０の定電
圧端子ＶＣに接続され、ソースは第１のインバータ回路
の入力端に接続されている。

【００５０】ＰＭＯＳ１０２のドレインは第１のインバ
ータ回路の入力端に接続され、ゲートは第１のインバー
タ回路の出力端に接続されており、ソースは高電源端子
Ｖ２に接続されている。また、第１のインバータ回路の
出力端は、ＰＭＯＳ１０５とＮＭＯＳ１０６からなる第
２のインバータ回路の入力端と接続され、第２のインバ
ータ回路の出力端は出力端子Ｏと接続されている。

【００５１】高電源端子Ｖ２の電圧より低い電圧の低電
源端子Ｖ１と接地端子の間に設けられたＰＭＯＳ１０８
とＮＭＯＳ１０９の直列回路は、低電源電圧回路側の出
力回路であり、説明のために図示したもので、本実施例
のレベル変換回路には含まれない。

【００５２】本実施例においては、定電圧供給回路１０
０は低電源端子Ｖ１を直接に用いており、従って、定電
圧端子ＶＣの電位は入力端子Ｉへ入力される信号のハイ
レベルと同電位となっている。

【００５３】次に図２の信号波形図を参照して、図１の
本実施例の回路動作について詳細に説明する。図２に
は、入力端子Ｉに入力される信号の立ち下がり、立ち上
がりの信号波形と、第１のインバータ回路の入力端（節
点Ｎ１）及び出力端（節点Ｎ２）と、出力端子Ｏの信号
波形が図示されている。なお、下記の動作説明におい
て、項目（ａ）ないし（ｌ）は、説明の便宜上図２の信
号波形に記号を附して示した点ａないしｌにそれぞれ対
応した事象を説明するものである。

【００５４】まず、入力端子Ｉの電位がハイレベル即ち
低電源端子Ｖ１の電位にある時には、ＰＭＯＳ１０３と
ＮＭＯＳ１０４からなる第１のインバータ回路の入力端
の電位は高電源端子Ｖ２の電位となっており、第１のイ
ンバータ回路の出力端の電位は接地電位となっていて、
ＮＭＯＳ１０１はオフ、ＮＭＯＳ１０７もオフ、ＰＭＯ
Ｓ１０２はオン状態となっている。

【００５５】（ａ）この状態で、ＰＭＯＳ１０８がオフ
し、ＮＭＯＳ１０９がオンすると、入力端子Ｉの電位が
低下し始め、ＮＭＯＳ１０７のゲートとドレイン間の電
位差がＮＭＯＳ１０７の閾値電圧ＶＴより大きくなる程
度まで入力端子Ｉの電位ＶＩが低下する（即ち、Ｖ１−
ＶＩ≧ＶＴ）。なお、前述の通り、ＮＭＯＳ１０７のゲ
ートには低電源端子Ｖ１の電圧が供給され、ドレインに
は入力端子Ｉの電圧ＶＩが印加される。

【００５６】（ｂ）入力端子Ｉの電位が低下し、ＮＭＯ
Ｓ１０７のゲート・ドレイン間電圧が閾値電圧ＶＴ以上
となると、ＮＭＯＳ１０７はオン状態となり、ＰＭＯＳ
１０３とＮＭＯＳ１０４からなる第１のインバータ回路
の入力端（節点Ｎ１）の電位が低下し始める。

【００５７】（ｃ）節点Ｎ１の電位が第１のインバータ
回路の閾値以下に低下すると、第１のインバータ回路の
出力端（節点Ｎ２）の電位は高電源端子Ｖ２の電位レベ
ルに向かって上昇する。

【００５８】（ｄ）第１のインバータ回路の出力端（節
点Ｎ２）の電位上昇により、ＮＭＯＳ１０１をオン状態
にするとともにＰＭＯＳ１０２をオフ状態にし、第１の
インバータ回路の入力端（節点Ｎ１）の電位を完全に接
地電位レベルにまで引き下げる。

【００５９】なお、図２のｄ点から、第１のインバータ
回路の入力端（節点Ｎ１）は、ＮＭＯＳ１０１，１０７
の２つのＮＭＯＳを介して接地電位レベルに引き下げら
れるため、節点Ｎ１の電位における立ち下がりの傾斜
（「スルーレート」という）が大きくなる。

【００６０】（ｅ）ＰＭＯＳ１０５とＮＭＯＳ１０６か
らなる第２のインバータ回路はその入力端（節点Ｎ２）
が高電源端子Ｖ２の電位レベルとなるため、出力は接地
電位レベルとなり、出力端子Ｏは接地電位レベルとな
る。

【００６１】次に入力端子Ｉの電位がローレベルからハ
イレベルに変化する場合の動作を説明する。

【００６２】（ｆ）すなわち、ＰＭＯＳ１０８がオン
し、ＮＭＯＳ１０９がオフして入力端子Ｉが接地電位レ
ベルから低電源端子Ｖ１の電位レベルに上昇する。

【００６３】（ｇ）この時、ＰＭＯＳ１０３とＮＭＯＳ
１０４からなる第１のインバータ回路の入力端（節点Ｎ
１）はＮＭＯＳ１０１及びＮＭＯＳ１０７を通して充電
される。

【００６４】（ｈ）そして第１のインバータ回路の入力
端（節点Ｎ１）の電位が低電源端子Ｖ１の電位レベルよ
りＮＭＯＳ１０７の閾値電圧ＶＴ分低下した値、Ｖ１−
ＶＴにまで上昇すると、ＮＭＯＳ１０７がオフ状態に変
わり、その後はＮＭＯＳ１０１のみで充電が進む。

【００６５】なお、節点Ｎ１は、立ち上がり当初、ＮＭ
ＯＳ１０１とＮＭＯＳ１０７の両方を介して充電される
ため、当初の傾斜は大きく、節点Ｎ１の電位がＶ１−Ｖ
Ｔに達すると、ＮＭＯＳ１０７がターンオフし、その後
はＮＭＯＳ１０１のみで充電が進むため傾斜は緩やかに
なる。

【００６６】（ｉ）第１のインバータ回路の入力端（節
点Ｎ１）の電位が、低電源端子Ｖ１の電位か、あるいは
高電源端子Ｖ２の電位からＮＭＯＳ１０１の閾値電圧Ｖ
TN分低下した電位Ｖ２−ＶTNのいずれか小さい方の電位
に達し、ＮＭＯＳ１０１がオフ状態になったところで充
電は瞬時停滞する。

【００６７】より詳細には、低電源端子Ｖ１の電位が、
高電源端子Ｖ２の電位からＮＭＯＳ１０１の閾値電圧Ｖ
TN分低下した電位Ｖ２−ＶTNよりも低い時には、節点Ｎ
１は電位Ｖ１まで上昇するとＮＭＯＳ１０１がオフ状態
となり、節点Ｎ１の電位は瞬時一定となる。逆に、低電
源端子Ｖ１の電位がＶ２−ＶTNよりも高い時には節点Ｎ
１が電位Ｖ２−ＶTNまで上昇するとＮＭＯＳ１０１がオ
フ状態となり、節点Ｎ１の電位は瞬時一定となる。

【００６８】（ｊ）第１のインバータ回路の出力端（Ｎ
２）の電位が接地電位に向かって低下する。

【００６９】（ｋ）第１のインバータ回路の出力端（節
点Ｎ２）の電位が接地電位に向かって下降するため、Ｎ
ＭＯＳ１０１はオフ状態となり、ＰＭＯＳ１０２がオン
状態となり、再び第１のインバータ回路の入力端の電位
（Ｎ１）は上昇して高電源端子Ｖ２の電位レベルに至
り、ＰＭＯＳ１０３は完全にオフ状態となる。

【００７０】（ｌ）ＰＭＯＳ１０５とＮＭＯＳ１０６か
らなる第２のインバータ回路は入力端（節点Ｎ２）が接
地電位となるので出力端は高電源端子Ｖ２の電位レベル
となり、出力端子Ｏは高電源端子Ｖ２の電位レベルとな
る。

【００７１】以上の通り、図１の本実施例は、第１、第
２のエンハンスメント型ＮＭＯＳ１０１、ＮＭＯＳ１０
７を並列形態に接続し、更に定電圧供給部１００を設け
た構成とすることにより、図６に示した従来のレベル変
換回路で用いられたディプリーション型ＭＯＳトランジ
スタを不要としている。

【００７２】すなわち、本実施例では、入力端子Ｉの電
位がハイレベルの時には、第１、第２のエンハンスメン
ト型ＮＭＯＳ１０１、ＮＭＯＳ１０７は共にオフ状態と
され、高電源端子Ｖ２側から低電源端子Ｖ１側に流れる
電流経路を遮断している。

【００７３】また、入力端子Ｉの電位がローレベルの時
には、第１、第２のエンハンスメント型ＮＭＯＳ１０
１、ＮＭＯＳ１０７は共にオン状態とされ、第１のイン
バータ回路の入力端は接地電位レベルに確実に引き下げ
られる。

【００７４】更に、入力端子Ｉがローレベルからハイレ
ベルへと変化する際に、第１のインバータ回路の入力端
が所定の電位レベルに達すると、ＮＭＯＳ１０１、ＮＭ
ＯＳ１０７がそれぞれオフ状態となり、ＰＭＯＳ１０２
がオン状態となるため、第１のインバータ回路の入力端
の電位が上昇して高電源端子Ｖ２の電位レベルに至り、
ＰＭＯＳ１０３は完全にオフ状態となる。このため、高
電源端子Ｖ２からＰＭＯＳ１０３、ＮＭＯＳ１０４を貫
通して接地端子に流れる電流経路は発生しない。

【００７５】なお、図２に示すように、本実施例では、
第２のインバータ回路を備えたことにより、入力端子Ｉ
の信号波形と出力端子Ｏの信号波形とは互いに同相（位
相が一致）の関係にある。

【００７６】また、第１、第２のエンハンスメント型Ｎ
ＭＯＳ１０１、ＮＭＯＳ１０７の閾値電圧をそれぞれＶ
TN、ＶＴで表わしたが、これらは同一の電圧値であって
もよいことは勿論である。

【００７７】

【実施例２】図３に本発明の別の実施例として、図１の
定電圧供給部１００を２個の直列抵抗で構成した例を示
す。同図に示すように、高電源端子Ｖ２と接地端子間に
抵抗２０１と抵抗２０２の直列回路が設けられ、その接
続点が定電圧端子に接続されている。定電圧供給部１０
０の内部構成以外は、図１のレベル変換回路と同一であ
るので図示していない。

【００７８】図１のＮＭＯＳ１０７は、入力端子Ｉに入
力される信号がハイレベルＶＨ（図１の低電源端子Ｖ１
の電位に等しい）にある時に、ＰＭＯＳ１０２により高
電源端子Ｖ２の電位レベルに充電された第１のインバー
タ回路の入力端から入力端子Ｉに向かう電流路を遮断す
るためには、定電圧端子ＶＣの電位は、入力端子Ｉに入
力される信号のハイレベルＶＨにＮＭＯＳ１０７の閾値
電圧ＶＴを加えたものより低くなければならない。

【００７９】また一方では、入力端子Ｉに入力される信
号がローレベルＶＬ（図１では接地電位に等しい）にあ
る時に、少なくともＮＭＯＳ１０７がオン状態でなけれ
ば、ＰＭＯＳ１０３とＮＭＯＳ１０４からなる第１のイ
ンバータ回路の入力端を放電して第１のインバータ回路
の出力を反転させることができないことから、定電圧端
子ＶＣの電位は入力端子Ｉのローレベル電位ＶＬにＮＭ
ＯＳ１０７の閾値電圧ＶＴを加えた値より高くなければ
ならない。

【００８０】従って、抵抗２０１の抵抗値をＲ１、抵抗
２０２の抵抗値をＲ２とし、ＮＭＯＳ１０７の閾値電圧
をＶＴとすると、次式（１）を満たすように抵抗値Ｒ
１，Ｒ２の値を設定する必要がある。

【００８１】

【数１】

【００８２】本発明のレベル変換回路を集積回路の入力
インターフェース部の回路に用いる場合において、低電
源端子が集積回路内に存在しない時に、図２の定電圧供
給回路を用いる事が好適とされ、１個の定電圧供給部１
００から複数の入力回路のＮＭＯＳ１０７に定電圧を供
給できるので定電圧供給部１００での電力消費は小さ
い。

【００８３】これを詳細に説明すると、レベル変換回路
のＮＭＯＳ１０７のゲート電極は入力インピーダンスが
非常に高く容量性負荷とされ、本発明が適用される集積
回路においては、電源投入後定電圧端子の電位が安定す
るまでの一時的期間は、確かに、ＮＭＯＳ１０７のゲー
ト容量を充放電する過渡的な電流が流れるが、定電圧端
子の電位が安定した後は、抵抗２０１，２０２を流れる
電流のみとなり、定電圧供給部１００における電力消費
はレベル変換回路の個数には依存しない。

【００８４】

【実施例３】図４は、図１のレベル変換回路の定電圧供
給部１００を抵抗とＭＯＳダイオードを用いて実現した
別の実施例である。図４において、定電圧供給部１００
は電源端子Ｖ２と接地端子との間に設けられた抵抗３０
１とエンハンスメント型ＮＭＯＳ３０２，３０３，３０
４の直列回路からなり、ＮＭＯＳ３０２，３０３，３０
４はそれぞれゲートがドレイン側と接続されＭＯＳダイ
オードを構成しており、抵抗３０１とＮＭＯＳ３０２の
接続点が定電圧端子ＶＣに接続されている。

【００８５】図４では、抵抗３０１の抵抗値をＭＯＳダ
イオード接続のＮＭＯＳ３０２，３０３及び３０４のオ
ン抵抗値よりずっと大きく設定することにより、定電圧
端子ＶＣには、ＮＭＯＳ３０２，３０３，３０４の閾値
電圧の和の電位を供給することができる。

【００８６】図４では、説明の都合上、ＭＯＳダイオー
ド接続のＮＭＯＳの個数を３個としたが、一般に適当な
Ｎ個のＭＯＳダイオードで構成する。この場合、図３の
実施例で説明したように、定電圧端子ＶＣの電位は図１
の入力端子Ｉに入力する信号のローレベルＶＬにＮＭＯ
Ｓ１０７の閾値電圧ＶＴを加えた値より高く、入力端子
Ｉに入力する信号のハイレベルＶＨにＮＭＯＳ１０７の
閾値電圧ＶＴを加えた値より低い必要がある。

【００８７】定電圧供給部１００のＮ個のＭＯＳダイオ
ードを構成するＮＭＯＳのそれぞれの閾値電圧がＮＭＯ
Ｓ１０７の閾値電圧ＶＴと等しいものとすれば、上記条
件は次式（２）で表わせる。ＶＬ＋ＶＴ＜Ｎ・ＶＴ＜ＶＨ＋ＶＴ …（２）

【００８８】従って、次式（３）で求められる個数Ｎの
ＭＯＳダイオードを用いれば良い。

【００８９】

【数２】

【００９０】例えば、ローレベル電位ＶＬ＝０．４Ｖ、
ハイレベル電位ＶＨ＝２．４Ｖ、閾値電圧ＶＴ＝０．８
Ｖとすると、ＭＯＳダイオードの個数は２個又は３個が
適切とされる。

【００９１】図４の定電圧供給部も、図３の定電圧供給
部と同様に、集積回路の入力回路に用いる場合で集積回
路内に低電源端子が存在しない場合に有効であり、また
１個の定電圧供給部から複数のＮＭＯＳ１０７に電圧を
供給できることも図３と同様であるが、図４の定電圧供
給部は、ＮＭＯＳの閾値電圧のＮ倍の電圧を供給するた
め、電源電圧の変動に対して図３の定電圧供給部より安
定である。

【００９２】一方、定電圧の微調整においては、図３に
示す定電圧供給部では、抵抗値の設定により容易にでき
るのに対して、図４では定電圧の微調整は容易でないと
いう相違点がある。

【００９３】なお、図３及び図４の実施例において、抵
抗２０１、抵抗２０２及び抵抗３０１は、ゲートにバイ
アス電圧を印加したＭＯＳトランジスタで代用してもま
ったく問題は生じないことは明白である。また、図３及
び図４の定電圧供給部１００を集積回路内に設けてもよ
いことは勿論であり、さらに、本発明が、図３及び図４
の定電圧供給部１００を外付回路とした構成を含むこと
はいうまでもない。そして、図３の定電圧供給部１００
の抵抗Ｒ２０２等を定電圧の調整用に、例えば半固定抵
抗器（トリマ）等の可変抵抗器で構成してもよいことは
勿論である。

【００９４】以上、各種実施例に即して本発明を説明し
たが、本発明は上記実施態様にのみ限定されるものでは
なく、本発明の原理に準ずる各種実施態様を含む。例え
ば、上記実施例では、第１、第２のエンハンスメント型
のＮチャネルＭＯＳトランジスタＮＭＯＳ１０１、ＮＭ
ＯＳ１０７等、ＮＭＯＳ形式のパストランジスタ回路が
用いられたが、これをエンハンスメント型のＰチャネル
ＭＯＳトランジスタを含むＣＭＯＳ形式のパストランジ
スタ回路で構成しても、上記実施例と等価な作用効果を
奏する回路を構成することができる。

【００９５】

【発明の効果】以上説明したように本発明は、従来のレ
ベル変換回路（図７参照）に設けられたディプリーショ
ン型ＮＭＯＳトランジスタを、互いに並列形態に配置さ
れた２個のエンハンスメント型ＭＯＳトランジスタと、
その１つのエンハンスメント型ＭＯＳトランジスタのゲ
ートに所定の電圧を供給する定電圧供給部とで置き換え
ることにより、ディプリーション型ＭＯＳトランジスタ
を不要としたものであり、集積回路に搭載する場合に製
造工程が簡略化され、このためコストの低減が可能であ
るという効果を有すると共に、低消費電力化、及び回路
動作の安定化を達成している。

【００９６】本発明によれば、２個のエンハンスメント
型ＭＯＳトランジスタとして、好ましくはＮチャネルＭ
ＯＳトランジスタが用いられ、エンハンスメント型のＰ
チャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラ
ンジスタから成る集積回路においてその製造工程が簡略
化される。

【００９７】また、本発明によれば、インバータ回路を
２つ縦続接続した構成により、入力端子に入力される信
号と同相であって高電源電圧の電位レベルに変換された
信号を出力端子に出力することができる。

【００９８】さらに、本発明においては、定電源供給部
からは低電源端子の電圧に等しい電圧が、一方のエンハ
ンスメント型ＮＭＯＳトランジスタのゲートに供給さ
れ、入力端子の電位がハイレベル時において、高電源端
子側から低電源端子側への電流路は遮断され、低消費電
力化を達成すると共に、入力端子の電位がローレベルの
時には、エンハンスメント型ＮＭＯＳトランジスタのソ
ース電極に接続するインバータ回路の入力端は、接地電
位レベルに確実に引き下げられ、回路動作の安定化を達
成している。

【００９９】そして、本発明においては、定電源供給部
が高電源電圧を所定の電圧に分圧する抵抗素子という簡
易な構成からなり、レベル変換回路の個数によらず電力
消費を抑えることが可能とされ、更に、定電圧の電位レ
ベルの微調整を可能としている。

【０１００】また、本発明においては、定電源供給部が
電源端子と接地端子の間に設けられた抵抗素子と複数の
ダイオード素子との直列回路という簡易な構成よりな
り、レベル変換回路の個数によらず電力消費を抑えるこ
とができると共に、電源変動に対する定電圧の安定性を
向上し、レベル変換回路の回路動作の安定化を達成する
という効果を有する。

【０１０１】さらに、本発明においては、２つのエンハ
ンスメント型ＮＭＯＳの一方のゲートに電圧を供給する
定電圧端子の電位を、入力端子におけるローレベルの電
位にエンハンスメント型ＮＭＯＳの閾値電圧を加えた電
位より高くすることにより、インバータ回路の動作を確
実なものとしている。

【０１０２】さらにまた、本発明においては、定電圧端
子の電位を、入力端子に入力される信号のハイレベルの
電位にエンハンスメント型ＮＭＯＳの閾値電圧を加えた
電位よりも低くすることにより、入力端子がハイレベル
にある時、高電源端子の電位レベルに充電された第１の
インバータ回路の入力端から入力端子に向かう電流路を
遮断することが可能とされ、低消費電力化を更に達成
し、回路動作の安定化を保証するものである。

【０１０３】そして、本発明のレベル変換回路によれ
ば、インバータ回路はＣＭＯＳ型インバータで構成され
るが、貫通電流は全く生じず、低消費電力化を達成する
ものである。

【図面の簡単な説明】

【図１】本発明のレベル変換回路の一実施例の回路図で
ある。

【図２】本発明の一実施例の動作を示す信号波形図であ
る。

【図３】定電圧供給部の別の実施例の回路図である。

【図４】定電圧供給部の更に別の実施例の回路図であ
る。

【図５】第１の従来例の回路図である。

【図６】第２の従来例の回路図である。

【図７】第３の従来例の回路図である。

【符号の説明】

１０１，１０４，１０６，１０７，１０９，３０２，３
０３，３０４，５０１ＮチャネルＭＯＳトランジスタ１０２，１０３，１０５，１０８ＰチャネルＭＯＳト
ランジスタ６０１ディプリーション型ＮＭＯＳトランジスタ１００定電圧供給部２０１，２０２，３０１抵抗Ｖ１低電源端子Ｖ２高電源端子ＶＣ定電圧端子

Claims

(57)【特許請求の範囲】

【請求項１】低電源電圧の回路側の出力電位を高電源電
圧の回路の電位レベルに変換するレベル変換回路であっ
て、前記低電源電圧の回路側の出力を入力とする入力端子と
前記高電源電圧の回路の入力回路を構成するインバータ
回路の入力端との間に、第１、及び第２のエンハンスメ
ント型ＭＯＳトランジスタを互いに並列形態に接続し、前記第１のエンハンスメント型ＭＯＳトランジスタの制
御電極には前記インバータ回路の出力端を接続し、前記第２のエンハンスメント型ＭＯＳトランジスタの制
御電極には定電圧供給部の出力端子である定電圧端子か
ら所定の電圧を供給し、更に、前記インバータ回路の入力端と高電源端子との間
にＭＯＳトランジスタを備え、該ＭＯＳトランジスタの
制御電極を前記インバータ回路の出力端に接続して成る
レベル変換回路。
【請求項２】第１、及び第２のエンハンスメント型ＭＯ
ＳトランジスタがともにＮチャネルＭＯＳトランジスタ
であり、前記インバータ回路の入力端と高電源端子との
間に接続されたＭＯＳトランジスタがＰチャネルＭＯＳ
トランジスタである請求項１記載のレベル変換回路。
【請求項３】前記インバータ回路の出力を入力とする第
２のインバータ回路を備え、該第２のインバータ回路の
出力端を出力端子に接続した請求項１又は２記載のレベ
ル変換回路。
【請求項４】電源端子と、接地端子と、入力端子と、出
力端子と、前記電源端子と前記接地端子の間に設けられ
た第１、及び第２のインバータ回路と、第１、及び第２
のエンハンスメント型ＮチャネルＭＯＳトランジスタ
と、エンハンスメント型のＰチャネルＭＯＳトランジス
タと、定電圧供給部と、を備え、前記第１のエンハンスメント型ＮチャネルＭＯＳトラン
ジスタのドレインは前記入力端子に接続され、ゲートは
前記第１のインバータ回路の出力端に接続され、ソース
は前記第１のインバータ回路の入力端に接続され、前記第２のエンハンスメント型ＮチャネルＭＯＳトラン
ジスタのドレインは前記入力端子に接続され、ゲートは
前記定電圧供給部の出力端子である定電圧端子に接続さ
れ、ソースは前記第１のインバータ回路の入力端に接続
され、前記ＰチャネルＭＯＳトランジスタのドレインは前記第
１のインバータ回路の入力端に接続され、ゲートは前記
第１のインバータ回路の出力端に接続され、ソースは前
記電源端子に接続され、前記第１のインバータ回路の出力端と前記第２のインバ
ータ回路の入力端が接続され、前記第２のインバータ回路の出力端が前記出力端子に接
続されてなることを特徴とするレベル変換回路。
【請求項５】前記定電圧供給部の出力端子である定電圧
端子の電位が、前記入力端子に入力される信号のハイレ
ベルの電位（即ち、低電源端子の電位）に等しいことを
特徴とする請求項１又は４記載のレベル変換回路。
【請求項６】前記定電圧供給部が、前記電源端子と接地
端子との間に第１、及び第２の抵抗性素子を互いに直列
形態に接続した回路からなり、前記第１の抵抗性素子と
前記第２の抵抗性素子の接続点が前記定電圧端子に接続
されたことを特徴とする請求項１又は４記載のレベル変
換回路。
【請求項７】前記定電圧供給部が、前記電源線と接地線
の間に抵抗性素子と複数のダイオード性素子とを互いに
直列形態に接続した回路からなり、前記ダイオード性素
子と抵抗性素子の接続点が前記定電圧端子に接続された
ことを特徴とする請求項１又は４記載のレベル変換回
路。
【請求項８】前記定電圧端子の電位が、前記入力端子に
おけるローレベルの電位に前記第２のエンハンスメント
型ＮチャネルＭＯＳトランジスタの閾値電圧を加えた電
位より高く、且つ前記入力端子におけるハイレベルの電
位に前記第２のエンハンスメント型ＮチャネルＭＯＳト
ランジスタの閾値電圧を加えた電位よりも低い範囲に設
定されることを特徴とする請求項６又は７記載のレベル
変換回路。
【請求項９】前記インバータ回路が、ＣＭＯＳ型インバ
ータであることを特徴とする請求項１、３、４のいずれ
か一に記載のレベル変換回路。