JPH07142990A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH07142990A JPH07142990A JP6133434A JP13343494A JPH07142990A JP H07142990 A JPH07142990 A JP H07142990A JP 6133434 A JP6133434 A JP 6133434A JP 13343494 A JP13343494 A JP 13343494A JP H07142990 A JPH07142990 A JP H07142990A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 本発明は、入力信号の相補信号が必要なく、
回路のトランジスタを横切る電圧降下が入力電圧の最大
値に限定される絶対値であるレベル変換回路を提供する
ことを目的とする。 【構成】 第１と第２の電圧レベル間で変化するデジタ
ル入力信号を第１レベルと第３の電圧レベル間で変化す
るデジタル出力信号に変換し、ＤＣ電源の端子VDD2,VSS
の間に、第１のトランジスタN2と第２のトランジスタN1
の直列接続を含み、入力信号が第２のトランジスタN1の
制御電極へ供給され、第１のＤＣ電源端子VDD2と、レベ
ル変換回路の出力端子OUT との間に負荷インピーダンス
P2,P3,N2が接続され、Ｎ型の第２のトランジスタN1は反
対のＰ型の第３のトランジスタP1の主通路と並列に接続
され、第３のトランジスタP1の制御電極と第１のトラン
ジスタN2の制御電極は一定のＤＣバイアス電圧が与えら
れていることを特徴とする。
回路のトランジスタを横切る電圧降下が入力電圧の最大
値に限定される絶対値であるレベル変換回路を提供する
ことを目的とする。 【構成】 第１と第２の電圧レベル間で変化するデジタ
ル入力信号を第１レベルと第３の電圧レベル間で変化す
るデジタル出力信号に変換し、ＤＣ電源の端子VDD2,VSS
の間に、第１のトランジスタN2と第２のトランジスタN1
の直列接続を含み、入力信号が第２のトランジスタN1の
制御電極へ供給され、第１のＤＣ電源端子VDD2と、レベ
ル変換回路の出力端子OUT との間に負荷インピーダンス
P2,P3,N2が接続され、Ｎ型の第２のトランジスタN1は反
対のＰ型の第３のトランジスタP1の主通路と並列に接続
され、第３のトランジスタP1の制御電極と第１のトラン
ジスタN2の制御電極は一定のＤＣバイアス電圧が与えら
れていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は第１、第２の電圧レベル
の間で変化するデジタル入力信号を前記第１の電圧レベ
ルと第３の電圧レベルとの間で変化するデジタル出力信
号に変換し、ＤＣ電源の第１、第２の端子間に制御電極
へ前記入力信号が供給される第１のトランジスタと第２
のトランジスタの主通路の直列接続を含むレベル変換回
路に関する。
の間で変化するデジタル入力信号を前記第１の電圧レベ
ルと第３の電圧レベルとの間で変化するデジタル出力信
号に変換し、ＤＣ電源の第１、第２の端子間に制御電極
へ前記入力信号が供給される第１のトランジスタと第２
のトランジスタの主通路の直列接続を含むレベル変換回
路に関する。
【０００２】
【従来の技術】このようなレベル変換回路は欧州特許第
0 388 074 A1号明細書から技術で既に知られている。第
１、第２のトランジスタは反対の導電型であり、さらに
２つの第３、第４のトランジスタは第１、第２のトラン
ジスタと類似した方法で２つのＤＣ電源端子との間に結
合され、後者のトランジスタの直列接続と並列である。
第１、第３のトランジスタはＰＭＯＳの導電型であり、
第２、第４のトランジスタはＮＭＯＳ導電型である。入
力信号の相補信号は第３のトランジスタのゲート電極に
供給される。第３と第４のトランジスタの間の結合点は
レベル変換回路の真の出力端子を構成し、第１と第２の
トランジスタの間の結合点は相補出力端子を構成する。
第２のトランジスタのゲート電極は真の出力端子に接続
され、第４のトランジスタのゲート電極は相補出力端子
に接続されている。第１のＤＣ電源端子に与えられた電
圧は０ボルトであり、第２のＤＣ電源端子に与えられる
電圧は５ボルトである。
0 388 074 A1号明細書から技術で既に知られている。第
１、第２のトランジスタは反対の導電型であり、さらに
２つの第３、第４のトランジスタは第１、第２のトラン
ジスタと類似した方法で２つのＤＣ電源端子との間に結
合され、後者のトランジスタの直列接続と並列である。
第１、第３のトランジスタはＰＭＯＳの導電型であり、
第２、第４のトランジスタはＮＭＯＳ導電型である。入
力信号の相補信号は第３のトランジスタのゲート電極に
供給される。第３と第４のトランジスタの間の結合点は
レベル変換回路の真の出力端子を構成し、第１と第２の
トランジスタの間の結合点は相補出力端子を構成する。
第２のトランジスタのゲート電極は真の出力端子に接続
され、第４のトランジスタのゲート電極は相補出力端子
に接続されている。第１のＤＣ電源端子に与えられた電
圧は０ボルトであり、第２のＤＣ電源端子に与えられる
電圧は５ボルトである。
【０００３】このようなレベル変換回路は例えば０ボル
トと3.3 ボルトの間で変化するデジタル入力信号を０ボ
ルトと５ボルトの間で変化するデジタル出力信号に変換
するために使用され、デジタル入力信号は導体ラインの
幅が非常に小さくゲート酸化層が非常に薄いため、例え
ば５ボルトの供給電圧を使用すると金属の電気泳動と熱
電子効果の問題をそれぞれ生じるときに必要な3.3 ボル
トの供給電圧で動作する回路により与えられる。後者の
デジタル信号は５ボルトの供給電圧で動作する回路に供
給される。金属電気泳動の問題は導体を通過する電流に
よるもので、即ち、小さい導体のラインの幅が低い電流
と低い供給電圧を必要とすることに注意する必要があ
る。
トと3.3 ボルトの間で変化するデジタル入力信号を０ボ
ルトと５ボルトの間で変化するデジタル出力信号に変換
するために使用され、デジタル入力信号は導体ラインの
幅が非常に小さくゲート酸化層が非常に薄いため、例え
ば５ボルトの供給電圧を使用すると金属の電気泳動と熱
電子効果の問題をそれぞれ生じるときに必要な3.3 ボル
トの供給電圧で動作する回路により与えられる。後者の
デジタル信号は５ボルトの供給電圧で動作する回路に供
給される。金属電気泳動の問題は導体を通過する電流に
よるもので、即ち、小さい導体のラインの幅が低い電流
と低い供給電圧を必要とすることに注意する必要があ
る。
【０００４】入力信号が高レベルのとき、即ち3.3 ボル
トのとき、第１のトランジスタはオンに切換えられ、第
３のトランジスタはオフに切換えられる。結果として相
補出力の電圧は低く、第４のトランジスタはオンに切換
えられ、従って真の出力端子の電圧を高くし、第２のト
ランジスタをオフに切換える。第２のトランジスタと第
３のトランジスタの両者のゲートドレイン接合および主
通路を横切って、５ボルトの電圧降下が生じる。第４の
トランジスタのゲートドレイン接合を横切っても５ボル
トの電圧降下が生じる。低い入力信号に対しても、同様
の結論が適用される。
トのとき、第１のトランジスタはオンに切換えられ、第
３のトランジスタはオフに切換えられる。結果として相
補出力の電圧は低く、第４のトランジスタはオンに切換
えられ、従って真の出力端子の電圧を高くし、第２のト
ランジスタをオフに切換える。第２のトランジスタと第
３のトランジスタの両者のゲートドレイン接合および主
通路を横切って、５ボルトの電圧降下が生じる。第４の
トランジスタのゲートドレイン接合を横切っても５ボル
トの電圧降下が生じる。低い入力信号に対しても、同様
の結論が適用される。
【０００５】
【発明が解決しようとする課題】従って、入力信号と共
にその相補信号が前述のレベル変換回路で必要とされる
ことが明白である。さらに、レベル変換回路が小さいラ
インの幅と薄いゲート酸化層のために必要な3.3 ボルト
の電源電圧で動作するチップに集積されるとき、トラン
ジスタを横切る電圧降下が最大許容電圧である3.3 ボル
トの代わりに入力電圧の最大である５ボルトまで上昇
し、金属泳動と熱電子効果による問題が生じる。
にその相補信号が前述のレベル変換回路で必要とされる
ことが明白である。さらに、レベル変換回路が小さいラ
インの幅と薄いゲート酸化層のために必要な3.3 ボルト
の電源電圧で動作するチップに集積されるとき、トラン
ジスタを横切る電圧降下が最大許容電圧である3.3 ボル
トの代わりに入力電圧の最大である５ボルトまで上昇
し、金属泳動と熱電子効果による問題が生じる。
【０００６】本発明の目的は入力信号の相補信号が必要
なく、回路のトランジスタを横切る電圧降下が入力電圧
の最大値に限定される絶対値である前述のタイプのレベ
ル変換回路を提供することである。
なく、回路のトランジスタを横切る電圧降下が入力電圧
の最大値に限定される絶対値である前述のタイプのレベ
ル変換回路を提供することである。
【０００７】
【課題を解決するための手段】本発明によると、この目
的は前記レベル変換回路がさらに前記第１のＤＣ電源端
子と前記直列接続に接続された出力端子との間の負荷イ
ンピーダンスを含むことにより達成され、前記第１のト
ランジスタと同じ第１の導電型の前記第２のトランジス
タは前記第１の導電型と反対の第２の導電型の第３のト
ランジスタの主通路に並列に接続されており、その制御
電極と前記第１のトランジスタの制御電極とは一定のＤ
Ｃバイアス電圧によりバイアスされ、前記負荷インピー
ダンスと前記直列接続の結合点は変換回路の出力端子を
構成する。
的は前記レベル変換回路がさらに前記第１のＤＣ電源端
子と前記直列接続に接続された出力端子との間の負荷イ
ンピーダンスを含むことにより達成され、前記第１のト
ランジスタと同じ第１の導電型の前記第２のトランジス
タは前記第１の導電型と反対の第２の導電型の第３のト
ランジスタの主通路に並列に接続されており、その制御
電極と前記第１のトランジスタの制御電極とは一定のＤ
Ｃバイアス電圧によりバイアスされ、前記負荷インピー
ダンスと前記直列接続の結合点は変換回路の出力端子を
構成する。
【０００８】このように第１のトランジスタの制御電極
に供給されるＤＣバイアス電圧のために、このトランジ
スタは第２のトランジスタを第２のＤＣ電源端子から隔
離し、その結果この第１のトランジスタの２つの端子を
横切る電圧は最大入力電圧より上に上昇することが防止
される。入力信号が第１の電圧レベルに等しいとき第２
のトランジスタはオフに切換えられ、その主通路を横切
る電圧は第１のトランジスタをオフにする限界電圧まで
上昇する。後者の限界電圧は第２のトランジスタの制御
電極に供給されるＤＣバイアス電圧に依存している。さ
らに第１および第２のトランジスタの間の結合点に存在
する寄生キャパシタンスの低速の充電により、そこの電
圧が前述の限界電圧を過度に越えることを防止するため
に第３のトランジスタが設けられ、それは後者の結合点
の電圧が非常に高くなるときオンに切換えられ、それに
よって第３のトランジスタが再度オフに切換えられるま
で後者の電圧を減少させる。従って第１および第２のト
ランジスタの間の結合点の電圧は最小値、即ちこれより
低い値で第２のトランジスタがオンに切換えられる値
と、最大値、即ちこれより高い値で第３のトランジスタ
がオンに切換えられる値との間の電圧に限定される。後
者の値は第１、第２または第３のトランジスタの結合点
を横切る電圧がせいぜい入力信号レベルに最も等しいよ
うに選択されることができる。さらに入力信号の相補信
号が必要とされないことが明白である。
に供給されるＤＣバイアス電圧のために、このトランジ
スタは第２のトランジスタを第２のＤＣ電源端子から隔
離し、その結果この第１のトランジスタの２つの端子を
横切る電圧は最大入力電圧より上に上昇することが防止
される。入力信号が第１の電圧レベルに等しいとき第２
のトランジスタはオフに切換えられ、その主通路を横切
る電圧は第１のトランジスタをオフにする限界電圧まで
上昇する。後者の限界電圧は第２のトランジスタの制御
電極に供給されるＤＣバイアス電圧に依存している。さ
らに第１および第２のトランジスタの間の結合点に存在
する寄生キャパシタンスの低速の充電により、そこの電
圧が前述の限界電圧を過度に越えることを防止するため
に第３のトランジスタが設けられ、それは後者の結合点
の電圧が非常に高くなるときオンに切換えられ、それに
よって第３のトランジスタが再度オフに切換えられるま
で後者の電圧を減少させる。従って第１および第２のト
ランジスタの間の結合点の電圧は最小値、即ちこれより
低い値で第２のトランジスタがオンに切換えられる値
と、最大値、即ちこれより高い値で第３のトランジスタ
がオンに切換えられる値との間の電圧に限定される。後
者の値は第１、第２または第３のトランジスタの結合点
を横切る電圧がせいぜい入力信号レベルに最も等しいよ
うに選択されることができる。さらに入力信号の相補信
号が必要とされないことが明白である。
【０００９】本発明の別の特徴は前記レベル変換回路が
レベルクランプ回路を含むことである。
レベルクランプ回路を含むことである。
【００１０】このようにして出力端子上で過度に高い電
圧と過度に低い電圧に対する保護が与えられる。
圧と過度に低い電圧に対する保護が与えられる。
【００１１】本発明の前述およびその他の目的と特徴は
本発明は添付図面を伴った後述の実施例の説明を参照す
ることによってより明白になり、よりよく理解されるで
あろう。
本発明は添付図面を伴った後述の実施例の説明を参照す
ることによってより明白になり、よりよく理解されるで
あろう。
【００１２】
【実施例】このレベル変換回路は入力端子ＩＮに供給さ
れた０ボルトと3.3 ボルトの間で変化する第１のデジタ
ル信号を入力／出力または出力端子ＯＵＴで与えられる
０ボルトと５ボルトの間で変化する第２のデジタル信号
に変換し、入力／出力端子ＯＵＴに供給される０ボルト
と５ボルトとの間で変化する第３のデジタル信号を出力
端子ＯＵＴ２で与えられる０ボルトと3.3 ボルトの間で
変化する第４のデジタル信号に変換するために使用され
る。第１、第４のデジタル信号は例えば3.3ボルトの供
給電圧で動作する回路で使用され、第２、第３のデジタ
ル信号は５ボルトの供給電圧で動作する回路で使用され
る。小さいラインの幅と非常に薄いゲート酸化物が金属
の電気泳動と熱電子効果の問題を起こし、従って５ボル
トの供給電圧の可能性を排除し、例えば3.3 ボルトの低
い供給電圧の使用を必要とするとき、さらに3.3 ボルト
の回路が５ボルトの供給電圧で動作する回路と共に使用
されるとき、および3.3 ボルトの集積回路上に回路を設
けることを所望するとき即ち前述の問題を避けるために
3.3 ボルトを越えて上昇するゲート電圧または接合電圧
がないとき、このようなレベル変換回路が必要である。
3.3 ボルト／５ボルトを越える他の供給電圧の組合わせ
が可能であることも明白である。
れた０ボルトと3.3 ボルトの間で変化する第１のデジタ
ル信号を入力／出力または出力端子ＯＵＴで与えられる
０ボルトと５ボルトの間で変化する第２のデジタル信号
に変換し、入力／出力端子ＯＵＴに供給される０ボルト
と５ボルトとの間で変化する第３のデジタル信号を出力
端子ＯＵＴ２で与えられる０ボルトと3.3 ボルトの間で
変化する第４のデジタル信号に変換するために使用され
る。第１、第４のデジタル信号は例えば3.3ボルトの供
給電圧で動作する回路で使用され、第２、第３のデジタ
ル信号は５ボルトの供給電圧で動作する回路で使用され
る。小さいラインの幅と非常に薄いゲート酸化物が金属
の電気泳動と熱電子効果の問題を起こし、従って５ボル
トの供給電圧の可能性を排除し、例えば3.3 ボルトの低
い供給電圧の使用を必要とするとき、さらに3.3 ボルト
の回路が５ボルトの供給電圧で動作する回路と共に使用
されるとき、および3.3 ボルトの集積回路上に回路を設
けることを所望するとき即ち前述の問題を避けるために
3.3 ボルトを越えて上昇するゲート電圧または接合電圧
がないとき、このようなレベル変換回路が必要である。
3.3 ボルト／５ボルトを越える他の供給電圧の組合わせ
が可能であることも明白である。
【００１３】図面で示されているレベル変換回路は同じ
呼称の正の供給電圧を与えるＤＣ電源の正の端子ＶＤＤ
２と、同じ呼称の負の供給電圧を与える負の端子との間
に、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタ
Ｐ３のソース・ドレイン路と、ＮＭＯＳトランジスタＮ
１とＮＭＯＳトランジスタＮ２のドレイン・ソース路と
の直列接続を含んでいる。
呼称の正の供給電圧を与えるＤＣ電源の正の端子ＶＤＤ
２と、同じ呼称の負の供給電圧を与える負の端子との間
に、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタ
Ｐ３のソース・ドレイン路と、ＮＭＯＳトランジスタＮ
１とＮＭＯＳトランジスタＮ２のドレイン・ソース路と
の直列接続を含んでいる。
【００１４】ＰＭＯＳトランジスタＰ１のソース・ドレ
イン路はＮ１のドレイン・ソース路に並列に結合され、
ＮＭＯＳトランジスタＮ３のドレイン・ソース路はＰ２
のソース・ドレイン路に並列に結合されている。Ｎ２の
ゲートはＤＣバイアス電圧ＶＢＩＡＳ１Ａによりバイア
スされ、Ｐ１のゲートはＤＣバイアス電圧ＶＢＩＡＳ１
Ｂによりバイアスされ、Ｎ３のゲートはＤＣバイアス電
圧ＶＢＩＡＳ２Ａによりバイアスされ、Ｐ３のゲートは
ＤＣバイアス電圧ＶＢＩＡＳ２Ｂによりバイアスされ
る。入力端子ＩＮはＮ１のゲートに結合され、レベルシ
フト回路ＬＳＨを経てＰ２のゲートに結合される。この
ようなレベルシフト回路は高いレベルでＩＮに供給され
たデジタル信号を単に二倍にし、例えば文献（“Analog
MOS integrated circuits for signal processing”19
86年、200 〜203 頁）に記載されている。完全にトラン
ジスタＰ２をオフに切換えることができるように、ＬＳ
Ｈの出力信号はＶＤＤ２に等しい高レベルを有しなけれ
ばならない。Ｎ２、Ｐ３の相互接続されたドレインはク
ランプ回路に接続される入力／出力端子ＯＵＴを構成
し、クランプ回路はダイオードまたはダイオード手段Ｄ
２により構成され、このダイオードの陽極はＶＳＳに接
続され、その陰極はＯＵＴに接続され、陰極がＤＣ電源
の正の端子ＶＤＤ１に接続されているダイオードまたは
ダイオード手段Ｄ１は同じ名称の正の供給電圧を提供
し、その陽極はＯＵＴに接続される。レベル変換回路は
さらにＶＤＤ１とＶＳＳの間に２つのＭＯＳトランジス
タＮ５、Ｎ４のドレイン・ソース路の直列接続を含む。
Ｎ５のゲートは入力／出力端子ＯＵＴに接続され、Ｎ４
のゲートはＤＣバイアス電圧ＶＢＩＡＳ３に接続され
る。Ｎ４とＮ５との間の接続端子は出力端子ＯＵＴ２を
構成する。
イン路はＮ１のドレイン・ソース路に並列に結合され、
ＮＭＯＳトランジスタＮ３のドレイン・ソース路はＰ２
のソース・ドレイン路に並列に結合されている。Ｎ２の
ゲートはＤＣバイアス電圧ＶＢＩＡＳ１Ａによりバイア
スされ、Ｐ１のゲートはＤＣバイアス電圧ＶＢＩＡＳ１
Ｂによりバイアスされ、Ｎ３のゲートはＤＣバイアス電
圧ＶＢＩＡＳ２Ａによりバイアスされ、Ｐ３のゲートは
ＤＣバイアス電圧ＶＢＩＡＳ２Ｂによりバイアスされ
る。入力端子ＩＮはＮ１のゲートに結合され、レベルシ
フト回路ＬＳＨを経てＰ２のゲートに結合される。この
ようなレベルシフト回路は高いレベルでＩＮに供給され
たデジタル信号を単に二倍にし、例えば文献（“Analog
MOS integrated circuits for signal processing”19
86年、200 〜203 頁）に記載されている。完全にトラン
ジスタＰ２をオフに切換えることができるように、ＬＳ
Ｈの出力信号はＶＤＤ２に等しい高レベルを有しなけれ
ばならない。Ｎ２、Ｐ３の相互接続されたドレインはク
ランプ回路に接続される入力／出力端子ＯＵＴを構成
し、クランプ回路はダイオードまたはダイオード手段Ｄ
２により構成され、このダイオードの陽極はＶＳＳに接
続され、その陰極はＯＵＴに接続され、陰極がＤＣ電源
の正の端子ＶＤＤ１に接続されているダイオードまたは
ダイオード手段Ｄ１は同じ名称の正の供給電圧を提供
し、その陽極はＯＵＴに接続される。レベル変換回路は
さらにＶＤＤ１とＶＳＳの間に２つのＭＯＳトランジス
タＮ５、Ｎ４のドレイン・ソース路の直列接続を含む。
Ｎ５のゲートは入力／出力端子ＯＵＴに接続され、Ｎ４
のゲートはＤＣバイアス電圧ＶＢＩＡＳ３に接続され
る。Ｎ４とＮ５との間の接続端子は出力端子ＯＵＴ２を
構成する。
【００１５】回路の一部であるトランジスタＰ２、Ｐ
３、Ｎ３は回路の一部分であるトランジスタＮ１、Ｎ
２、Ｐ１の負荷インピーダンスとして考えられ、負荷イ
ンピーダンスにより適切に置換されてもよいことに留意
すべきである。このような構造は開放ドレイン構造とし
て文献で呼ばれている。この場合ＬＳＨはもはや必要と
されない。さらに入力信号が高いとき、ＤＣ電流はトラ
ンジスタＮ２、Ｎ１を経て正の電源端子ＤＤ２からＶＳ
Ｓに流れ、従って付加的なパワー消費を与え、一方後述
の説明で明白になるようにこのようなＤＣ電流は図面で
示されている回路を流れない。
３、Ｎ３は回路の一部分であるトランジスタＮ１、Ｎ
２、Ｐ１の負荷インピーダンスとして考えられ、負荷イ
ンピーダンスにより適切に置換されてもよいことに留意
すべきである。このような構造は開放ドレイン構造とし
て文献で呼ばれている。この場合ＬＳＨはもはや必要と
されない。さらに入力信号が高いとき、ＤＣ電流はトラ
ンジスタＮ２、Ｎ１を経て正の電源端子ＤＤ２からＶＳ
Ｓに流れ、従って付加的なパワー消費を与え、一方後述
の説明で明白になるようにこのようなＤＣ電流は図面で
示されている回路を流れない。
【００１６】供給電圧およびバイアス電圧の値は以下の
表で与えられている。
表で与えられている。
【００１７】 ＶＳＳ ０ボルト ＶＤＤ１ 3.3 ボルト ＶＤＤ２ ５ボルト ＶＢＩＡＳ１Ａ ３ボルト ＶＢＩＡＳ１Ｂ ２ボルト ＶＢＩＡＳ２Ａ ３ボルト ＶＢＩＡＳ２Ｂ ２ボルト ＶＢＩＡＳ３ 本文参照 また、レベルシフト回路ＬＳＨの入力信号が０ボルトと
3.3 ボルトの間で変化し出力が５ボルト（ＶＤＤ２）の
高レベルを有するデジタル信号でなければならないの
で、後者の出力デジタル信号は０ボルトの入力レベルに
対応する1.7 ボルトと3.3 ボルトの入力レベルに対応す
る５ボルトとの間で変化する。
3.3 ボルトの間で変化し出力が５ボルト（ＶＤＤ２）の
高レベルを有するデジタル信号でなければならないの
で、後者の出力デジタル信号は０ボルトの入力レベルに
対応する1.7 ボルトと3.3 ボルトの入力レベルに対応す
る５ボルトとの間で変化する。
【００１８】レベル変換回路の動作について以下説明す
る。最初に０と3.3 ボルトの間で変化するデジタル信号
から回路の上部により行われる０と５ボルトの間で変化
するデジタル信号への変換を考慮する。
る。最初に０と3.3 ボルトの間で変化するデジタル信号
から回路の上部により行われる０と５ボルトの間で変化
するデジタル信号への変換を考慮する。
【００１９】入力端子ＩＮにおける電圧が高いとき、即
ち3.3 ボルトであるとき、Ｎ１はオンに切換えられドレ
インの電圧は低下される。後者の電圧がＶＢＩＡＳ１Ａ
より下のＮ２のいわゆるしきい値電圧ＶＴＮ２にあると
きＮ２はオンに切換えられる。同時に５ボルトの信号は
ＬＳＨを経てＰ２のゲートに供給され、その結果Ｐ２は
オフに切換えられ、そのドレインにおける電圧は、Ｐ３
もオフに切換えられるＶＢＩＡＳ２Ｂより上の点である
Ｐ３のしきい値電圧｜ＶＴＰ３｜の絶対値になるまで低
下する。ここで｜．｜は絶対値を示している。Ｎ３はＰ
２のドレインの電圧が非常に低い電圧にドリフトできな
いことを確実にする。この電圧がＶＢＩＡＳ２Ａより下
のＮ３のしきい値電圧ＶＴＮ３にあるとき、Ｎ３はオン
に切換えられ、電圧はＶＢＩＡＳ２Ａ−ＶＴＮ３に再び
増加する。従ってＰ２のドレインにおける電圧はＶＢＩ
ＡＳ２Ａ−ＶＴＮ３とＶＢＩＡＳ２Ｂ＋｜ＶＴＰ３｜と
の間で限定されている。Ｎ１とＮ２がオンに切換えら
れ、Ｐ２とＰ３はオフに切換えられるので、ＯＵＴの電
圧はほぼＶＳＳ即ち０ボルトに低下する。ＶＢＩＡＳ２
Ａ−ＶＴＮ３は、Ｎ３とＰ３との両者をオンに切替える
ことができるように、ＶＢＩＡＳ２Ａ−ＶＴＰ３よりも
低いがＶＢＩＡＳ２Ｂ＋｜ＶＴＰ３｜よりも高い電圧を
防止するためにＶＢＩＡＳ２Ｂ＋｜ＶＴＰ３｜よりも低
くなければならないことに留意すべきである。
ち3.3 ボルトであるとき、Ｎ１はオンに切換えられドレ
インの電圧は低下される。後者の電圧がＶＢＩＡＳ１Ａ
より下のＮ２のいわゆるしきい値電圧ＶＴＮ２にあると
きＮ２はオンに切換えられる。同時に５ボルトの信号は
ＬＳＨを経てＰ２のゲートに供給され、その結果Ｐ２は
オフに切換えられ、そのドレインにおける電圧は、Ｐ３
もオフに切換えられるＶＢＩＡＳ２Ｂより上の点である
Ｐ３のしきい値電圧｜ＶＴＰ３｜の絶対値になるまで低
下する。ここで｜．｜は絶対値を示している。Ｎ３はＰ
２のドレインの電圧が非常に低い電圧にドリフトできな
いことを確実にする。この電圧がＶＢＩＡＳ２Ａより下
のＮ３のしきい値電圧ＶＴＮ３にあるとき、Ｎ３はオン
に切換えられ、電圧はＶＢＩＡＳ２Ａ−ＶＴＮ３に再び
増加する。従ってＰ２のドレインにおける電圧はＶＢＩ
ＡＳ２Ａ−ＶＴＮ３とＶＢＩＡＳ２Ｂ＋｜ＶＴＰ３｜と
の間で限定されている。Ｎ１とＮ２がオンに切換えら
れ、Ｐ２とＰ３はオフに切換えられるので、ＯＵＴの電
圧はほぼＶＳＳ即ち０ボルトに低下する。ＶＢＩＡＳ２
Ａ−ＶＴＮ３は、Ｎ３とＰ３との両者をオンに切替える
ことができるように、ＶＢＩＡＳ２Ａ−ＶＴＰ３よりも
低いがＶＢＩＡＳ２Ｂ＋｜ＶＴＰ３｜よりも高い電圧を
防止するためにＶＢＩＡＳ２Ｂ＋｜ＶＴＰ３｜よりも低
くなければならないことに留意すべきである。
【００２０】入力端子ＩＮの電圧が低レベルのとき、即
ち０のとき、Ｎ１はオフに切換えられ、ドレインにおけ
る電圧はＮ２もオフに切換えられるＶＢＩＡＳ１Ａより
低いＮ２のしきい値電圧ＶＴＮ２に到達するまで上昇す
る。Ｐ１はＮ１のドレインにおける電圧が高過ぎる電圧
にドリフトできないことを確実にする。この電圧がＶＢ
ＩＡＳ１Ｂより上のＰ１のしきい値電圧の絶対値｜ＶＴ
Ｐ１｜にあるとき、Ｐ１はオンに切換えられ、電圧はＶ
ＢＩＡＳ１Ｂ＋｜ＶＴＰ１｜に再度低下される。従って
ドレインＮ１の電圧はＶＢＩＡＳ１Ａ−ＶＴＮ２とＶＢ
ＩＡＳ１Ｂ＋｜ＶＴＰ１｜との間に限定される。同時に
1.7 ボルトの信号がＬＳＨを経てＰ２のゲートに供給さ
れ、ドレインでの電圧は上昇する。この電圧がＶＢＩＡ
Ｓ２Ｂより上の｜ＶＴＰ３｜にあるときＰ３はオンに切
換えられる。Ｎ１とＮ２がオフに切換えられ、Ｐ２とＰ
３がオンに切換えられるので、ＯＵＴにおける電圧はほ
ぼＶＤＤ２即ち５ボルトに上昇する。Ｎ２とＰ１のオン
への切換えを可能にするようにＶＢＩＡＳ１Ａ−ＶＴＮ
２よりも低いがＶＢＩＡＳ１Ｂ＋｜ＶＴＰ１｜よりも高
い電圧を避けるためにＶＢＩＡＳ１Ａ−ＶＴＮ２がＶＢ
ＩＡＳ１Ｂ＋｜ＶＴＰ１｜より低くなければならないこ
とに留意すべきである。
ち０のとき、Ｎ１はオフに切換えられ、ドレインにおけ
る電圧はＮ２もオフに切換えられるＶＢＩＡＳ１Ａより
低いＮ２のしきい値電圧ＶＴＮ２に到達するまで上昇す
る。Ｐ１はＮ１のドレインにおける電圧が高過ぎる電圧
にドリフトできないことを確実にする。この電圧がＶＢ
ＩＡＳ１Ｂより上のＰ１のしきい値電圧の絶対値｜ＶＴ
Ｐ１｜にあるとき、Ｐ１はオンに切換えられ、電圧はＶ
ＢＩＡＳ１Ｂ＋｜ＶＴＰ１｜に再度低下される。従って
ドレインＮ１の電圧はＶＢＩＡＳ１Ａ−ＶＴＮ２とＶＢ
ＩＡＳ１Ｂ＋｜ＶＴＰ１｜との間に限定される。同時に
1.7 ボルトの信号がＬＳＨを経てＰ２のゲートに供給さ
れ、ドレインでの電圧は上昇する。この電圧がＶＢＩＡ
Ｓ２Ｂより上の｜ＶＴＰ３｜にあるときＰ３はオンに切
換えられる。Ｎ１とＮ２がオフに切換えられ、Ｐ２とＰ
３がオンに切換えられるので、ＯＵＴにおける電圧はほ
ぼＶＤＤ２即ち５ボルトに上昇する。Ｎ２とＰ１のオン
への切換えを可能にするようにＶＢＩＡＳ１Ａ−ＶＴＮ
２よりも低いがＶＢＩＡＳ１Ｂ＋｜ＶＴＰ１｜よりも高
い電圧を避けるためにＶＢＩＡＳ１Ａ−ＶＴＮ２がＶＢ
ＩＡＳ１Ｂ＋｜ＶＴＰ１｜より低くなければならないこ
とに留意すべきである。
【００２１】０と５ボルトとの間で変化するデジタル信
号から回路の下部により行われるような０と3.3 ボルト
との間で変化するデジタル信号への変換について検討す
る。入力／出力端子ＯＵＴにおける電圧が例えば５ボル
トのように高いとき、トランジスタＮ５はオンに切換え
られ、端子ＯＵＴ２の電圧はＶＤＤ１即ち3.3 ボルトに
増加する。他方、ＯＵＴにおける電圧が例えば０ボルト
のように低いとき、Ｎ５はオフに切換えられＯＵＴ２の
電圧はほぼ０ボルトに低下する。Ｎ４は電流シンクとし
て動作し、ゲートでの電圧ＶＢＩＡＳ３はＮ４を流れる
最大の電流を決定する。ＶＢＩＡＳ３が少なくともＮ４
のしきい値電圧ＶＴＮ４に等しくなければならないこと
に留意すべきである。前述の電圧に対応するＶＢＩＡＳ
３の典型的な値は約2.5 ボルトである。
号から回路の下部により行われるような０と3.3 ボルト
との間で変化するデジタル信号への変換について検討す
る。入力／出力端子ＯＵＴにおける電圧が例えば５ボル
トのように高いとき、トランジスタＮ５はオンに切換え
られ、端子ＯＵＴ２の電圧はＶＤＤ１即ち3.3 ボルトに
増加する。他方、ＯＵＴにおける電圧が例えば０ボルト
のように低いとき、Ｎ５はオフに切換えられＯＵＴ２の
電圧はほぼ０ボルトに低下する。Ｎ４は電流シンクとし
て動作し、ゲートでの電圧ＶＢＩＡＳ３はＮ４を流れる
最大の電流を決定する。ＶＢＩＡＳ３が少なくともＮ４
のしきい値電圧ＶＴＮ４に等しくなければならないこと
に留意すべきである。前述の電圧に対応するＶＢＩＡＳ
３の典型的な値は約2.5 ボルトである。
【００２２】異なった場合、回路の異なったトランジス
タ結合点を横切る電圧は以下の表で与えられる。
タ結合点を横切る電圧は以下の表で与えられる。
【００２３】第１の表は入力電圧が低レベルの場合のも
のである。
のである。
【００２４】 ＶＩＮ＝０ボルト ＶＯＵＴ＝５ボルト ＶＯＵＴ２＝3.3 ボルト ＶＧＳ Ｎ１ ０ボルト ＶＧＤ Ｎ１ 本文参照 Ｎ２ 本文参照 Ｎ２ −２ボルト Ｎ３ −２ボルト Ｎ３ −２ボルト Ｐ１ 本文参照 Ｐ１ ２ボルト Ｐ２ −3.3 ボルト Ｐ２ −3.3 ボルト Ｐ３ −３ボルト Ｐ３ −３ボルト Ｎ４ ＶＢＩＡＳ３ Ｎ４ VBLAS3−3.3 ボルト Ｎ５ 1.7 ボルト Ｎ５ 1.7 ボルト ＶＤＳ Ｎ１ 本文参照 Ｎ２ 本文参照 Ｎ３ ０ボルト Ｐ１ 本文参照 Ｐ２ ０ボルト Ｐ３ ０ボルト Ｎ４ 3.3 ボルト Ｎ５ ０ボルト 第２の表は入力電圧が高レベルの場合のものである。
【００２５】 ＶＩＮ＝3.3 ボルト ＶＯＵＴ＝０ボルト ＶＯＵＴ２＝０ボルト ＶＧＳ Ｎ１ 3.3 ボルト ＶＧＤ Ｎ１ 3.3 ボルト Ｎ２ ３ボルト Ｎ２ ３ボルト Ｎ３ 本文参照 Ｎ３ −２ボルト Ｐ１ ２ボルト Ｐ１ ２ボルト Ｐ２ ０ボルト Ｐ２ 本文参照 Ｐ３ 本文参照 Ｐ３ ２ボルト Ｎ４ ＶＢＩＡＳ３ Ｎ４ ＶＢＩＡＳ３ Ｎ５ ０ボルト Ｎ５ −3.3 ボルト ＶＤＳ Ｎ１ ０ボルト Ｎ２ ０ボルト Ｎ３ 本文参照 Ｐ１ ０ボルト Ｐ２ 本文参照 Ｐ３ 本文参照 Ｎ４ ０ボルト Ｎ５ 3.3 ボルト ＶＩＮは入力端子ＩＮにおける電圧、ＶＯＵＴはＯＵＴ
における電圧、ＶＯＵＴ２はＯＵＴ２における電圧、Ｖ
ＧＳは各ゲート・ソース電圧、ＶＧＤは各ゲートドレイ
ン電圧、ＶＤＳは各ドレイン・ソース電圧を示してい
る。
における電圧、ＶＯＵＴ２はＯＵＴ２における電圧、Ｖ
ＧＳは各ゲート・ソース電圧、ＶＧＤは各ゲートドレイ
ン電圧、ＶＤＳは各ドレイン・ソース電圧を示してい
る。
【００２６】これらの２つの表から分かることは、予防
策が取られているならば、結合点を横切る電圧は3.3 ボ
ルトを越えず、従って、小さいラインの幅と薄いゲート
酸化膜が3.3 ボルトの供給電圧で動作するため集積回路
上にレベル変換回路を設けることを可能にする。それ
故、トランジスタの基体とソースとの間の電圧によるい
わゆるバルクな効果のためにゼロと異なるときに変化す
る0.7 ボルトのしきい値電圧を典型的なＮＭＯＳトラン
ジスタが有するので問題を生じないようにＶＢＩＡＳ３
は3.3 ボルトよりも低くなければならない。典型的な値
は例えば3.3 ボルトよりも十分に低い1.7 ボルトであ
り、ＶＢＩＡＳ３はＮ４により行われるように最大電流
によって1.7 ボルトと3.3 ボルトとの間で選択されるこ
とができる。
策が取られているならば、結合点を横切る電圧は3.3 ボ
ルトを越えず、従って、小さいラインの幅と薄いゲート
酸化膜が3.3 ボルトの供給電圧で動作するため集積回路
上にレベル変換回路を設けることを可能にする。それ
故、トランジスタの基体とソースとの間の電圧によるい
わゆるバルクな効果のためにゼロと異なるときに変化す
る0.7 ボルトのしきい値電圧を典型的なＮＭＯＳトラン
ジスタが有するので問題を生じないようにＶＢＩＡＳ３
は3.3 ボルトよりも低くなければならない。典型的な値
は例えば3.3 ボルトよりも十分に低い1.7 ボルトであ
り、ＶＢＩＡＳ３はＮ４により行われるように最大電流
によって1.7 ボルトと3.3 ボルトとの間で選択されるこ
とができる。
【００２７】２つのさらに重要なパラメータはＶＴＰ１
とＶＴＮ２であり、これは入力が低レベルのときＮ１の
ドレインの電圧を決定し、したがってＮ１、Ｎ２、Ｐ１
のＶＤＳと、Ｎ１のＶＧＤと、Ｎ２、Ｐ１のＶＧＳの電
圧を決定する。前述したようにＮ１のドレインにおける
この電圧はＶＢＩＡＳ１Ａ−ＶＴＮ２とＶＢＡＳ１Ｂ＋
｜ＶＴＰ１｜との間に位置する。したがって、 Ｎ１のＶＤＳ＜ＶＢＩＡＳ１Ｂ−ＶＳＳ＋｜ＶＴＰ１｜； Ｐ１の｜ＶＤＳ｜＜ＶＢＩＡＳ１Ｂ−ＶＳＳ＋｜ＶＴＰ１｜； Ｎ２のＶＤＳ＜ＶＤＤ２−ＶＢＩＡＳ１Ａ＋ＶＴＮ２； Ｎ１の｜ＶＧＤ｜＜ＶＢＩＡＳ１Ｂ−ＶＳＳ＋｜ＶＴＰ１｜； ＶＢＩＡＳ１Ａ−ＶＢＧＩＡＳ１Ｂ−｜ＶＴＰ１｜ ＜Ｎ２のＶＧＳ＜ＶＴＮ２； −｜ＶＴＰ１｜＜Ｐ１のＶＧＳ＜ＶＢＩＡＳ１Ｂ−ＶＢＩＡＳ１Ａ＋ＶＴＮ２ これらの不等式からＶＢＩＡＳ１Ｂ−ＶＳＳ＋｜ＶＴＰ
１｜、ＶＤＤ２−ＶＢＩＡＳ１Ａ＋ＶＴＮ２、｜ＶＴＰ
１｜とＶＴＮ２、ＶＢＩＡＳ１Ａ−ＶＢＩＡＳ１Ｂ−｜
ＶＴＰ１｜とＶＢＩＡＳ１Ｂ−ＶＢＩＡＳ１Ａ＋ＶＴＮ
２を3.3 ボルトよりも小さくすることにより最大3.3 ボ
ルトに回路の結合電圧を限定することができることが認
められ、従って前述の電圧により、｜ＶＴＰ１｜とＶＴ
Ｎ２との両者は1.3 ボルトよりも小さくなければならな
い結果となる。
とＶＴＮ２であり、これは入力が低レベルのときＮ１の
ドレインの電圧を決定し、したがってＮ１、Ｎ２、Ｐ１
のＶＤＳと、Ｎ１のＶＧＤと、Ｎ２、Ｐ１のＶＧＳの電
圧を決定する。前述したようにＮ１のドレインにおける
この電圧はＶＢＩＡＳ１Ａ−ＶＴＮ２とＶＢＡＳ１Ｂ＋
｜ＶＴＰ１｜との間に位置する。したがって、 Ｎ１のＶＤＳ＜ＶＢＩＡＳ１Ｂ−ＶＳＳ＋｜ＶＴＰ１｜； Ｐ１の｜ＶＤＳ｜＜ＶＢＩＡＳ１Ｂ−ＶＳＳ＋｜ＶＴＰ１｜； Ｎ２のＶＤＳ＜ＶＤＤ２−ＶＢＩＡＳ１Ａ＋ＶＴＮ２； Ｎ１の｜ＶＧＤ｜＜ＶＢＩＡＳ１Ｂ−ＶＳＳ＋｜ＶＴＰ１｜； ＶＢＩＡＳ１Ａ−ＶＢＧＩＡＳ１Ｂ−｜ＶＴＰ１｜ ＜Ｎ２のＶＧＳ＜ＶＴＮ２； −｜ＶＴＰ１｜＜Ｐ１のＶＧＳ＜ＶＢＩＡＳ１Ｂ−ＶＢＩＡＳ１Ａ＋ＶＴＮ２ これらの不等式からＶＢＩＡＳ１Ｂ−ＶＳＳ＋｜ＶＴＰ
１｜、ＶＤＤ２−ＶＢＩＡＳ１Ａ＋ＶＴＮ２、｜ＶＴＰ
１｜とＶＴＮ２、ＶＢＩＡＳ１Ａ−ＶＢＩＡＳ１Ｂ−｜
ＶＴＰ１｜とＶＢＩＡＳ１Ｂ−ＶＢＩＡＳ１Ａ＋ＶＴＮ
２を3.3 ボルトよりも小さくすることにより最大3.3 ボ
ルトに回路の結合電圧を限定することができることが認
められ、従って前述の電圧により、｜ＶＴＰ１｜とＶＴ
Ｎ２との両者は1.3 ボルトよりも小さくなければならな
い結果となる。
【００２８】同様に、入力が高レベルのとき、ＶＴＰ３
とＶＴＮ３はＰ２のドレインの電圧を決定し、それによ
ってＰ２、Ｐ３、Ｎ３のＶＤＳ、Ｐ２のＶＧＤ、Ｐ３、
Ｎ３のＶＧＳを決定する。前述されているようにＰ２の
ドレインのこの電圧はＶＢＩＡＳ２Ａ−ＶＴＮ３とＶＢ
ＩＡＳ２Ｂ＋｜ＶＴＰ３｜との間に位置する。
とＶＴＮ３はＰ２のドレインの電圧を決定し、それによ
ってＰ２、Ｐ３、Ｎ３のＶＤＳ、Ｐ２のＶＧＤ、Ｐ３、
Ｎ３のＶＧＳを決定する。前述されているようにＰ２の
ドレインのこの電圧はＶＢＩＡＳ２Ａ−ＶＴＮ３とＶＢ
ＩＡＳ２Ｂ＋｜ＶＴＰ３｜との間に位置する。
【００２９】 Ｐ２の｜ＶＤＳ｜＜ＶＤＤ２−ＶＢＩＡＳ２Ａ＋ＶＴＮ３； Ｐ３の｜ＶＤＳ｜＜ＶＢＩＡＳ２Ｂ−ＶＳＳ＋｜ＶＴＰ３｜； Ｎ３のＶＤＳ＜ＶＤＤ２−ＶＢＩＡＳ２Ａ＋ＶＴＮ３； Ｐ２のＶＧＤ＜ＶＤＤ２−ＶＢＩＡＳ２Ａ＋ＶＴＮ３； −｜ＶＴＰ３｜＜Ｐ３のＶＧＳ ＜ＶＢＩＡＳ２Ｂ−ＶＢＩＡＳ２Ａ＋ＶＴＮ３； ＶＢＩＡＳ２Ａ−ＶＢＩＡＳ２Ｂ−｜ＶＴＰ３｜＜Ｎ３のＶＧＳ＜ＶＴＮ３ これらの不等式から、ＶＤＤ２−ＶＢＩＡＳ２Ａ＋ＶＴ
Ｎ３、ＶＢＩＡＳ２Ｂ−ＶＳＳ＋｜ＶＴＰ３｜、｜ＶＴ
Ｐ３｜とＶＴＮ３、ＶＢＩＡＳ２Ｂ−ＶＢＩＡＳ２Ａ＋
ＶＴＮ３と、ＶＢＩＡＳ２Ａ−ＶＢＩＡＳ２Ｂ−｜ＶＴ
Ｐ３｜を3.3 ボルトよりも小さくすることにより最大3.
3 ボルトに回路の結合電圧を限定することができること
が認められる。従って前述の電圧で｜ＶＴＰ３｜とＶＴ
Ｎ３の両者は1.3 ボルトよりも小さくなければならな
い。
Ｎ３、ＶＢＩＡＳ２Ｂ−ＶＳＳ＋｜ＶＴＰ３｜、｜ＶＴ
Ｐ３｜とＶＴＮ３、ＶＢＩＡＳ２Ｂ−ＶＢＩＡＳ２Ａ＋
ＶＴＮ３と、ＶＢＩＡＳ２Ａ−ＶＢＩＡＳ２Ｂ−｜ＶＴ
Ｐ３｜を3.3 ボルトよりも小さくすることにより最大3.
3 ボルトに回路の結合電圧を限定することができること
が認められる。従って前述の電圧で｜ＶＴＰ３｜とＶＴ
Ｎ３の両者は1.3 ボルトよりも小さくなければならな
い。
【００３０】前述したように、バルク効果が存在しない
ときのしきい値電圧の典型的な値は0.7 ボルトであり、
ソースと基体との間の電圧がゼロとは異なるとき変化さ
れることに注意すべきである。Ｐ１、Ｎ２、Ｐ３、Ｎ３
のしきい値電圧が前述の限界に制限されるために設計は
このバルク効果を考慮すべきである。いわゆるｎウェル
の処理が回路の構成に使用されるとき、バルク効果はｎ
ウェルを各ソースに接続することによりトランジスタＰ
１とＰ３に対して防止され、その結果Ｐ１、Ｐ３のしき
い値電圧は約0.7 ボルトに維持される。
ときのしきい値電圧の典型的な値は0.7 ボルトであり、
ソースと基体との間の電圧がゼロとは異なるとき変化さ
れることに注意すべきである。Ｐ１、Ｎ２、Ｐ３、Ｎ３
のしきい値電圧が前述の限界に制限されるために設計は
このバルク効果を考慮すべきである。いわゆるｎウェル
の処理が回路の構成に使用されるとき、バルク効果はｎ
ウェルを各ソースに接続することによりトランジスタＰ
１とＰ３に対して防止され、その結果Ｐ１、Ｐ３のしき
い値電圧は約0.7 ボルトに維持される。
【００３１】ＶＢＩＡＳ２ＡとＶＢＩＡＳ２Ｂならびに
ＶＢＩＡＳ１ＡとＶＢＩＡＳ１Ｂは例えば2.5 ボルトの
同一のバイアス電圧により構成され、これは原理は同じ
であり、前述の量を変化するのみである。
ＶＢＩＡＳ１ＡとＶＢＩＡＳ１Ｂは例えば2.5 ボルトの
同一のバイアス電圧により構成され、これは原理は同じ
であり、前述の量を変化するのみである。
【００３２】ダイオードＤ１、Ｄ２は入力／出力端子Ｏ
ＵＴ上の過剰な電圧がレベル変換回路を損傷することを
防止する。ＯＵＴの電圧が非常に高くなるときＤ１は導
電性になり、ＯＵＴの電圧はＶＤＤ１＋0.7 ボルトに限
定される。多数の、例えばｎ個の直列接続のダイオード
が使用されるとき、ＯＵＴの電圧はＶＤＤ１＋ｎ×0.7
ボルトに限定される。従って前述の電圧によりＤ１は３
個のダイオードの直列接続により構成される必要があ
り、その結果ＯＵＴの電圧は5.4 ボルトに限定される。
Ｄ１の陰極はまたＶＤＤ２に接続されてもよく、その場
合にはＯＵＴの電圧はＶＤＤ２＋ｎ×0.7 ボルトに限定
される。他方ではＯＵＴでの電圧が低くなり過ぎると
き、Ｄ２は導電性にされ、それによってｎ個の直列接続
されたダイオードが使用されるときＯＵＴの電圧もＶＳ
Ｓ−0.7 ボルトまたはＶＳＳ−ｎ×0.7 ボルトに限定さ
れる。上記電圧により１個のダイオードはＤ２に対して
使用され、従ってＯＵＴの電圧を−0.7 ボルトより高く
限定される。
ＵＴ上の過剰な電圧がレベル変換回路を損傷することを
防止する。ＯＵＴの電圧が非常に高くなるときＤ１は導
電性になり、ＯＵＴの電圧はＶＤＤ１＋0.7 ボルトに限
定される。多数の、例えばｎ個の直列接続のダイオード
が使用されるとき、ＯＵＴの電圧はＶＤＤ１＋ｎ×0.7
ボルトに限定される。従って前述の電圧によりＤ１は３
個のダイオードの直列接続により構成される必要があ
り、その結果ＯＵＴの電圧は5.4 ボルトに限定される。
Ｄ１の陰極はまたＶＤＤ２に接続されてもよく、その場
合にはＯＵＴの電圧はＶＤＤ２＋ｎ×0.7 ボルトに限定
される。他方ではＯＵＴでの電圧が低くなり過ぎると
き、Ｄ２は導電性にされ、それによってｎ個の直列接続
されたダイオードが使用されるときＯＵＴの電圧もＶＳ
Ｓ−0.7 ボルトまたはＶＳＳ−ｎ×0.7 ボルトに限定さ
れる。上記電圧により１個のダイオードはＤ２に対して
使用され、従ってＯＵＴの電圧を−0.7 ボルトより高く
限定される。
【００３３】本発明の原理を特定の装置に関し、説明し
たが、この説明は例示としてのみ行われているもので、
本発明の技術的範囲を限定するものではないことが明白
に理解されるべきである。
たが、この説明は例示としてのみ行われているもので、
本発明の技術的範囲を限定するものではないことが明白
に理解されるべきである。
【図１】本発明の１実施例のレベル変換回路図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レオン・クローテンス ベルギー国、ビー − 3500 ハッセル ト、クライネ・マーストリヒターストラー ト 13
Claims (8)
- 【請求項１】 第１および第２の電圧レベルの間で変化
するデジタル入力信号を前記第１の電圧レベルと第３の
電圧レベルとの間で変化するデジタル出力信号に変換
し、ＤＣ電源の第１および第２の端子の間に、第１のト
ランジスタと第２のトランジスタの主通路の直列接続を
含み前記入力信号が第２のトランジスタの制御電極へ供
給されるレベル変換回路において、 さらに前記第１のＤＣ電源端子と、前記直列接続に接続
されている前記レベル変換回路の出力端子との間に接続
された負荷インピーダンスを含み、前記第１のトランジ
スタと同一の第１の導電型である前記第２のトランジス
タは前記第１の導電型と反対の第２の導電型の第３のト
ランジスタの主通路に並列に接続され、この第３のトラ
ンジスタの制御電極と前記第１のトランジスタの制御電
極とは一定のＤＣバイアス電圧によりバイアスされてい
ることを特徴とするレベル変換回路。 - 【請求項２】 前記第１、第２のＤＣ電源端子がそれぞ
れ前記第３および第１の電圧レベルにあることを特徴と
する請求項１記載のレベル変換回路。 - 【請求項３】 前記第２の電圧レベルが前記第３の電圧
レベルよりも低いことを特徴とする請求項１記載のレベ
ル変換回路。 - 【請求項４】 レベルクランプ回路を含むことを特徴と
する請求項１記載のレベル変換回路。 - 【請求項５】 前記レベルクランプ回路は、陰極が第３
のＤＣ電源端子に結合され、陽極が前記出力端子に結合
される第１のダイオード手段と、陽極が前記第１のＤＣ
電源端子に結合され陰極が前記出力端子に結合されてい
る第２のダイオード手段とを含むことを特徴とする請求
項４記載のレベル変換回路。 - 【請求項６】 前記負荷インピーダンスが前記第１のＤ
Ｃ電源端子と前記出力端子との間に、共に前記第２の導
電型である第４、第５のトランジスタと、主通路が第４
のトランジスタの主通路に並列に接続されている前記第
１の導電型の第６のトランジスタとの主通路の直列接続
を含み、第２のＤＣバイアス電圧は前記第５、第６のト
ランジスタの制御電極に供給され、前記入力信号は前記
第４のトランジスタの制御電極に供給されていることを
特徴とする請求項１記載のレベル変換回路。 - 【請求項７】 前記入力信号がレベルシフト回路を経て
前記第４のトランジスタの前記制御電極に供給されるこ
とを特徴とする請求項６記載のレベル変換回路。 - 【請求項８】 前記第１の電圧レベルに等しい電圧を供
給する前記第２のＤＣ電源端子と第３のＤＣ電源端子と
の間に第７と第８のトランジスタの主通路の直列接続を
含み、前記第８のトランジスタの制御電極は前記出力端
子に接続され、前記第７のトランジスタの制御電極は第
３のＤＣバイアス電圧によりバイアスされ、前記第７と
第８のトランジスタの間の結合端子は第２の出力端子を
構成して前記レベル変換回路を入力／出力バッファとし
て動作することを可能にしていることを特徴とする請求
項１記載のレベル変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93201711A EP0630110B1 (en) | 1993-06-15 | 1993-06-15 | Level conversion circuit |
| BE93201711.4 | 1993-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142990A true JPH07142990A (ja) | 1995-06-02 |
| JP3492765B2 JP3492765B2 (ja) | 2004-02-03 |
Family
ID=8213899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13343494A Expired - Fee Related JP3492765B2 (ja) | 1993-06-15 | 1994-06-15 | レベル変換回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5479116A (ja) |
| EP (1) | EP0630110B1 (ja) |
| JP (1) | JP3492765B2 (ja) |
| CA (1) | CA2125827A1 (ja) |
| DE (1) | DE69310162T2 (ja) |
| ES (1) | ES2101214T3 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009058693A (ja) * | 2007-08-30 | 2009-03-19 | Sony Corp | 遅延回路、半導体制御回路、表示装置、および電子機器 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760655A (en) * | 1995-06-21 | 1998-06-02 | Micron Quantum Devices, Inc. | Stable frequency oscillator having two capacitors that are alternately charged and discharged |
| US5668483A (en) * | 1995-06-21 | 1997-09-16 | Micron Quantum Devices, Inc. | CMOS buffer having stable threshold voltage |
| US5583454A (en) * | 1995-12-01 | 1996-12-10 | Advanced Micro Devices, Inc. | Programmable input/output driver circuit capable of operating at a variety of voltage levels and having a programmable pullup/pulldown function |
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|---|---|
| EP0630110A1 (en) | 1994-12-21 |
| CA2125827A1 (en) | 1994-12-16 |
| ES2101214T3 (es) | 1997-07-01 |
| EP0630110B1 (en) | 1997-04-23 |
| DE69310162T2 (de) | 1997-09-25 |
| US5479116A (en) | 1995-12-26 |
| JP3492765B2 (ja) | 2004-02-03 |
| DE69310162D1 (de) | 1997-05-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071114 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101114 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101114 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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