JPS59108426A - 結合用中間回路 - Google Patents

結合用中間回路

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JPS59108426A
JPS59108426A JP58221928A JP22192883A JPS59108426A JP S59108426 A JPS59108426 A JP S59108426A JP 58221928 A JP58221928 A JP 58221928A JP 22192883 A JP22192883 A JP 22192883A JP S59108426 A JPS59108426 A JP S59108426A
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volts
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gate field
terminal
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JP58221928A
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カ−マイン・ジヨ−ゼフ・ジエンタイル
メルビン・リ−・ハギ−
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US Philips Corp
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RCA Corp
US Philips Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、レベルシフト回路として動作し得る結合用
中間（インタフェイス）回路に関するものである。
〔発明の背景〕
電子的装置においては、その相異なる部分（パーツ）を
相異なる電圧レベルで動作させる必要性或いは（および
）動作させたいことが屡々ある。
相異なる部分が互に対向している（信号云達を目的とし
て）ような個所ではそれらを互に結合させねばならない
。しかしその対向部における信号は必ずしも両部会に適
合するとは限らない。従って、装置中の一つの部分を他
と適合し得るようにするだめに、それらの間の中継接続
とレベルシフトを行なう回路を設ける必要がある。結合
用中間回路捷たけレベルシフト回路が有効に働くだめに
は、特に、動作速度、素子数および電力消費が少ないこ
となどの点で、装置中の他の回路と釣合っていなければ
ならない。
一例として、トランジスタ・トランジスタ論理（ＴＴＬ
）回路の出力信号を相補性金属酸化物半導体（０ＭＯ８
）回路の入力に転送する場合の問題点が第１Ａ図に明示
されている。第１Ｂ図に示されたこのＴＴＬ入力信号Ｖ
ＩＮは、約２．４〜５．０ボルトの範囲の論理゛１′１
だは゛高ルベルと、０〜０．４ボルトの範囲の論理゛０
＃まだはゞ低“レベルとを持っている。
このＴＴＬレベルのゞ高′とゞ低“を識別する場合の最
悪条件はゝ高“レベルが２．４ボルトで１低“レベルが
０．４ボルトのときに生ずる。
０Ｍ０３回路では、いわゆる相補性インバータを形成す
るように直列接続したＰチャンネルおよびＮチャンネル
絶縁ゲート電界効果トランジスタより成る入力バッファ
を設けるのが好適である。この０Ｍ０８回路の動作電圧
（ＶＤＤ）がたとえば５ボルトであるとすれば、論理ビ
および０“信号はそれぞれ５ボルトおよびＯボルトに近
い値となって、２個の絶縁ゲート電界効果トランジスタ
（ＩＧＦＥＴ）のうちの一方がオン状態であれば他方が
確実にオフ状態になることを保証し々ければならない。
しかし、′最高”のｖｘＩ＋が２．４ボルトであると、
上記ＰおよびＮチャンネルの両ＩＧＦＴＥは同時にオン
状態となるので具合が悪い。すなわち、ｖＤＤと大地間
に町成り低インピーダンスの導電路が形成されて、許容
し得ない様な大きな電力消費が生ずる。
この問題を解決して、入力の両レベルが０．４ボルトと
２．４ボルトにおいても確実に安定状態が得られるよう
にするために、従来は、ＰチャンネルＩＧＦＥＴとＮチ
ャンネルＩＧＦＢＴが両者とも導通したときに前者のイ
ンピーダンスが後者のインピーダンスより極めて犬とな
る（典型的には少なくとも１０倍以上）ようにすること
、す々わちＰチャンネルＩＧＦＥＴに比べてＮチャンネ
ルＩＧＰＥ’［’の寸法を極めて大きくすること、が提
案された。インバータのこの様に大きな非対称性により
その出力をＴＴＬ入力として適する形にすることはでき
たが、それとは別に多くの問題が派生した。
第１に、入カバソファに非対称性を必要とし々い場合に
線間（レール−レール）全入力電圧（０〜５ボルト）に
対して、この人力バッファの応答が非常に非対称的にな
る。Ｐ’　−ＩＧＦＥ’Ｉ’の（Ｎ−ＩＧＦＥＴに比較
して）非常に小さな駆動能力のために、一方の極性の入
力信号の遷移（たとえば２．４ボルトから０．４ボルト
へ）には逆極性の遷移に比べて遥かに大きな遅延が生ず
る。従って回路の応答は一方向において遅れ、回路動作
が非常に劣化する。
別の問題は、ＴＴＬレベル入力に応じたインバータの電
力消費の大きなことである。０ＭＯ３技術の主たる利点
はその待機状態における電力消費が極めて小さい（マイ
クロワット級）ことである。しかし、この低電力消費は
線間全ＣＭＯ３人カレベルに対してのみ得られる。Ｔ〒
Ｌレベル入力における静的電力消費はミリワット級のよ
り高い大きさになり得る。ＰおよびＮチャンネル装置の
インピーダンスを増すと電力消費は減少する。しかし、
これは高速回路では適切な解決にはならない。その理由
は、Ｐ型装置のインピーダンスはＮ型装置のインピーダ
ンスより非常に大きくなってし丑い、接続点におけるキ
ャパシタの充放電時間が長くなり過ぎるからである。一
方、これら装置の寸法を増大させる（それらのインピー
ダンスを減少させる）とこの遅延は減少するが電力消費
が悪化するという問題が出て来る。また、Ｐ−ＩＧＦＥ
Ｔに較べてＮ−ＩＧＦＥＴの寸法形状を大きくしようと
すると、回路の配置形態および製造の面で問題が生ずる
。
要約すると、たとえばＯ〜５ボルト間で動作させられる
相補性インバータが、たとえば０．４〜２．４ボルト間
で変化する信号に応じて極めて微量の遅れしか生ぜずに
はゾ対称性をもってＯまたは５ボルトに近い出力信号を
生成せねばならず、かつ少数の素子で目立つ程の電力消
費なしにその様な動作をせねばならぬ場合には、問題が
ある。
（発明の概要〕 この発明を実施した回路では、第１のＩＧ　ＰＥＴのソ
ース−ドレン導電路と直列に、第１の電源端子と出力点
間に電圧降下素子が接続されている。第２のＩＧＦＥＴ
のドレン−ソース導電路が上記出力点と第２の電源端子
間に接続されており、またこれら両ＩＧＰ”ＥＴのゲー
ト電極は入力端子に接続されている。この電圧降下素子
は、第１　ＩＧＦＥＴに印加される実効ゲート−ソース
間電圧を低減させて、入力信号の１直が第１電源端子お
よび第２電源端子における両電圧間にある場合でも、第
１　ＩＧＦＥＴがオフ状態にすなわちその導通度が大幅
に低減させられるようにする。この回路は、丑だ、出力
点または第１のＩＧＦ’ＥＴのソースに結合された再生
ラッチを有し、これは第１のＩ　ＧＦ”Ｂ甲のターンオ
ンを検知して出力点を第１電源端子の電圧にクランプし
、入力電圧が第２端子の電圧と同じまたはそれに近い値
のときに電圧降下素子のオフセットによる出力点の電圧
オフセットの可能性を除去する。
〔詳細な説明〕
この明細書では、この発明を例示するために絶縁ゲート
電界効果トランジスタを使用している。
Ｐ導電型のＩＧＦＥＴは、特定の参照数字の前にＰをけ
し、まだＮ導電型のＩＧＦＥＴは同じくＮを付けて示し
ている。
第２図に示す回路は、図示してないＴＴＬ信号源から入
力信号ＶＩＮが印加される入力端子１１を持っている。
ＶｆＮは、第２図に示すように、Ｏ−０，４ボルトの範
囲にある低“状態と２．４〜ＶＤＤボルトの範囲の高“
状態の間で変化するものである。
この例では、ｖ９９は＋５ボルトに等しいものとする。
この回路は、、　　ＩＧＦ’ＥＴ　ＰＩとＮｌより成る
相補性インバータエ１を持っている。Ｎ１とＰｉのゲー
ト電極は端子１１に接続されまたそれらのドレン電極は
回路点２に接続されている。Ｎｌのソース電極は接地さ
れ、ＰＩのソース電極は、バイポーラＮＰＮ　トランジ
スタＴｌのエミッタが接続された回路点１３に接続され
ている。ＴＩのベースとコレクタは端子１５に接続され
、そこにはＶＤＤボルトが印加されている。ＴＩは、ダ
イオード接続されていて以下説明するように電圧降下素
子として働く。ＩＧＦＦＴ　Ｐ２およびＮ２より成る相
補性インバータは、その入力が回路点２に、その出力が
回路点３およびＩＧＦＥＴ　Ｐ３のゲートに接続されて
いる。ＩＧＦＦＴ　Ｐ３の導電路は回路点２と端子１５
の間に接続されている。インバータＩ２は相補性インバ
ータとして図示されてい乙が、任意周知の高入力インピ
ーダンス・インバータで置換することができる。
次に、第２図の回路の動作を、その入力信号ＶＩＮが゛
低″（０〜０．４ボルト）のときの状態、およびＶＩＮ
が゛高′（最少２．４ボルト）のときの状態について積
別する。なお、以下の論議においてＶＤＤは５ボルトで
あるとする。
（ａ）　　ＶＩＮが０．４ボルトｔだはそれ以下のとき
には、旧はオフ状態にされる。Ｔ１の両端間の電圧降下
のために、Ｐｌのソース電位は［ＶＤＤ−ＶＢＥ］ボル
トである。ＶｎｚはトランジスタＴＩのベース−エミッ
タ間電圧降下で０．６ボルトに等しい値とすることがで
きる。従って、ｖＤＤ＝５ボルトとすればＰｌのソース
は４．４ボルトである。Ｖｔｍが１低′のときには、ｐ
ｌのゲートは最大０．４ボルトでそのソースは４．４ボ
ルトであり、そのためゲート−ソース間電圧ＶＧｓは４
．０ボルトに等しい。従って’Ｉ　Ｐ＋は強くオン状態
とされ、共通ソース形で導通して、回路点２の電圧ｖ２
を（ＶＤＤ　−Ｖｎｇ　）ボルトに近付ける。付加的な
回路が無ければ、Ｐｌの導電路と直列接続されたＴＩは
、回路点２の電圧ｖ２をＶＢｇボルトだけオフセットさ
せ、すなわちｖ２は最大値［ＶＤＤ−ＶＢｍ］ボルトに
なる。しかし、回路点２における最終的な電圧は、この
オフセットを打消して除去する働きをする、Ｐ３とイン
バー２１２０組合せによって決定される。Ｔ２の遷移点
をＶＤＤ／２付近とする。この状態は、Ｐ２とＮ２が同
一バイアス条件ではゾ等しいインピーダンスを持つよう
に設計されている場合に得られる。その結果、回路点２
の電位がＶｎｎ／２以上になると必ずＮ２はＰ２よりも
導通性となり、回路点３の電位（Ｖ３１を大地に近づけ
る。
これによってＰ３はオン状態にされ、回路点２の電位を
更に一層ＶＤＤ／２よりも高＜Ｌ（ＶＤＤに近づけ）、
Ｎ２をより高度に導通させまたＰ２をカットオフ状態に
追いやる。Ｎ２とＰ３の再生帰還によって、確実にＮ２
とＮ３は一層強くオン状態にされまたＰ２は充分にオフ
状態にされる。すなわち、ＰＩの導電路と直列に接続さ
れたＴＩによって回路点２に生ずるオフセットは、Ｐ３
がオン状態にされると除去される。Ｐ３が無い場合（（
は、Ｐ２のＶＴが異常に低くかつＶＢＩＣが異常に高け
ればＰ２は僅かに導通する。従って、、　ＶＡＮが低（
すなわち、Ｏ〜０．４ボルトの間）のとき、回路点２は
ＶＤＤボルトまたはそれに近い値となり、そのためＰ２
はオフ、Ｎ２は強くオンに、またｖ３は１低′（すなわ
ち、０ボルトまだはそれに近い値）となり、Ｐ３を強く
導通状態とする。従って、ＶｔＮが低であれば、旧も充
分にオフ状態にあるので、定常状態のすなわち静的な電
力消費は無い。
（ｂ）　　ＶＩＮがこのゝ低“レベルから２．４ボルト
へ遷移するとＮｌはオン状態になる。Ｐｌは、そのゲー
ト電極に２．４ボルトが印加されソース電極は４．４ボ
ルト（すなわち、Ｖｎｎ−ＴＩのＶＢＫ　）であるから
そのゲート−ソース間電圧（Ｖｅｓ）は２．０ボルトと
なる。ＰｌのＶＴが０．′７ボルトに等しいとすると、
Ｐｌは僅かにオン状態にされる。Ｐｌよシも大型の装置
である旧のオン状態によって回路点２は確実に゛低′す
なわち大数電位に近い値にされる。インバータエ２０入
力に印加される低“はＮ２をオフ状態にしＰ２をオン状
態にするので、その出力は高くなりＰ３をオフ状態にす
る。従って、Ｐ３とＴ２の組合せは静的々電力消費を生
じない。　　　　゛電圧降下素子ＴＩは、ｐｌのゲート
−ソース間電圧（ＶＧ）とＰｌを流れる電流とを減少さ
せる。
ダイオード接続されているＴＩは、Ｐｌのゲート−ソー
ス間電圧（ｖＧｓ）を約１ダイオード電圧降丁分だけ減
少させるように、およびｖＸｔｌが’ＦＴＬ論理゛ｌ”
（すなわち、２．４ボルト）のときＰｌを通して流れる
ことのできる電流を制限するように、作用する。
例示のために、最悪の事例としてＶＩＮの最小の高値を
２．４ボルトと考えて来た。しかし多くの場合、Ｖ　Ｘ
　＋ｇの最小の高値は２，７ボルトで代表的な高値は３
．５ボルトである。ＰｌのＶａｓが減少すると、、　　
ＶＩＮが２．４ボルトの最小の高値のとき、ＴｌはＰｉ
が比較的高インピーダンスと同様に働くようにする。
Ｎｌはこの２．４ボルトの入力でオン状態になり、回路
点２を大地電位捷たはそれに近い電位にすることができ
る。
ＴＩの存在は入力インバータ１１の電力消費を低減させ
るために重要である。Ｔ１が無くてＰｌのソースがＶＤ
Ｄに直結されていたとすると、ＶＩＮが２．４ボルトで
ＶＤＤが５ボルトと言う最悪条件のとき、ＰＩのゲート
とソース電極の間には２．６ボルトが印加される。回路
中にＴ１があると、Ｐｌの最大ＶＧ８は２ボルトで、動
作速度や出力信号の対称性の大幅な低下無しに、インバ
ータの電力消費は大幅に減少する、ことになる。シミュ
ーレーションに験によると、’ｒｌを挿入すれば、ＶＩ
Ｎが３．５ボルト、ＶＤＤが５ボルトの場合代表的なケ
ースで、ＩＩを流れる電流レベルが１ｏｏ分のｌＫ減少
することが判った。
ＰＩのインピーダンスに対するこの作用の他に、ＴＩを
使用するとトランジスタＮｌの寸法を小さくすることが
でき、そのため集積回路上の空間が節約される。上述の
ように、ＴＩが無い場合には、ＴＴＬレベルの入力を取
扱うためにＮｌの大きさはＰｉの大きさの７〜１０倍に
しなければならない。Ｐｌに対するＮ１のこの比率は、
ＶＸＮが最小の高レベルのときｖ２がＶＤＤ／２より充
分小であることを保証するために必要である。回路中に
ＴＩがあれば、Ｎ１はＰｌの而か２〜３倍の大きさで良
い。これによって回路点２と３における出力はより対称
的なものになる。
第２図の回路では、高い応答速度を得るだめに１個の電
圧降下素子しか使っていない。それよりも応答速度が幾
分遅い動作でよい場合には２（またはそれ以上）個のダ
イオードまたは類似の電圧降下素子を使用することがで
きる。この形は第３図に示される通りで、ダイオード動
作をするように相互接続された２個のトランジスタ（Ｔ
ＩＡとＴＩＢ）が、ｐｉのソースと端子１５０間に直列
に接続されている。端子１３と１５の間に直列に接続さ
れたＴＩＡとＴＩＢはＰＩ（７）ソース電圧を（ＶＤＤ
−２ＶＢＩＣ）ボルトまたはそれに近い値にする。前と
同じ様に、ｖＢＢを０．６ボル）、ＰＩのＶＴを０．７
ボルトであるとする。
端子１１に１低′入力を印加すると、それに応じて、Ｎ
１はオフ状態にＰｌはオン状態になって、ｖ２を〔ｖＤ
Ｄ−２ＶＢＦ＋）ボルトに近づけるようにする。ＶＤＤ
：５ボルトでＶｎｎが０．６ボルトに等しい場合には、
Ｉ２は大体３．８ボルトに等しくなる。従って、付加的
な回路が無い場合には、Ｉ２に２ＶＢＫボルトのオフセ
ットがある。しかし、Ｉ２とＰ３より成る再生ランチを
付加すると（第２図に示すように）、このオフセットは
消失して回路点２はＰ３を介してＶＤＤボルトにクラン
プされる。従って、電圧降下素子とＰｌの組合せが回路
点２にインバータＩ２のスイッチ点よりも正の成る電圧
を生成する限り、Ｉ２とＰ３の組合せはオフセットを補
償して回路点２をＶＤＤボルトにクランプすることがで
きる。
ＰＩのゲート−ソースに直列に２個のダイオードを接続
すると、ＰＩのソース電位は３．８ボルトで、捷だＰｌ
のＶＴは０．７ボルトであるから’Ｉ　ＰＩをオン状態
にするだめのそのゲート電位は３．１ボルト未満でなけ
ればならない。従って、ＶＩＮが３．１ボルト以上であ
れば、ＰＩはカントオフされて極めて高いインピーダン
スと同様に働く。
端子１１に２．４ボルトのゞ高”入力が印加されると、
Ｎ１は強くオン状態にされＰｌはカットオフ状態に近く
なシ高インピーダンスと同様に作用する。２個以上のダ
イオードを付加すると、ＶＩ１１が最小の高レベルのと
き、１１の電力消費は相当低減される。
ＴＩＡとＴＩＢと直列に別のダイオード（図示せず）を
付加することもできるが、そうすると、素子の接続点の
キャパシタンスを充放電させねばならないので、回路の
応答速度が遅くなる。
ＴＩ、ＴＩＡおよびＴＪＢはＮＰＮバイポーラトランジ
スタとして図示したが、これを同様な電圧降下を生成す
るように適当に接続されたＰＮＰ　）ランジスタで置換
することもできる。
第２図および第３図において、ダイオード機能を果すよ
うに接続されたバイポーラトランジスタは電圧降下素子
として示されている。これらの素子を使用したのは、応
答が速く壕だ明確な特性を持っているからである。しか
し、普通のダイオードも使用できるし、捷だ第４Ａ図お
よび第４Ｂ図に示されるように、ゲートをドレンに接続
したＰ型ＩＧＦＥＴ　（ＴＰＩ）捷たけＮ型のＩＧＦＥ
Ｔ（ＴＮＩ）も電圧降下素子として使用できる。一般に
、速度特性をおとすこと無しに回路の電力消費を許容可
能な成る低レベルに維持するに足る大きさの電圧降下を
生ずるような素子であれば如何にるものでも、Ｔ１の代
りとして使用することができる。
第２図および第３図の回路に使用するものとして例示さ
れた電圧降下素子（たとえば、ＴＰＩ、、　ＴＮＩ、Ｔ
Ｉ、、ＴＩＡおよびＴＩＢ　）の電圧降下は、或程度そ
の素子中を流れる電流に依存する。この特性はそれらの
素子の役目を助長するものである。たとえば、第３図に
ついて言えば、ＶＩＮが低のとき、ｐｉはオン状態にさ
れて回路点２を（ＶＤＤ−２ＶＢＥ　］ボポルに向けて
充電する。ＶＢｖは一定値０．６ボルトであるとする。
しかし、回路点２が充電されるにつれて（また回路点２
に電力消費負荷が無いとして）　、ＴＩＡ　、！：　Ｔ
ＩＢを流れる電流は大幅に減少して、ＴＩＡとＴＩＢの
両端間の電圧降下を減少させる。これにより、回路点２
は（Ｐ３の有無に関係なく）ｖＤＤボルトに近づくよう
にされる。
ＶＸＮが最小の高値で、ＰｌとＮトを通ずる導通があれ
ば’Ｉ　　ＴＩＡおよび’Ｉ’ＪＢを通しても導通があ
る。これらの素子を通して流れる電流が大きい程それら
の両端間の電圧降下も大きい。これら電圧降下素子の両
端間の電圧降下が増大するにつれて、ＰＩを流れる電流
は減少する。従って、電圧降下素子（たとえば、ＴＰＩ
、’Ｉ’ＮＩ、Ｔ１、’［’ｌＡおよびＴＩＥ　）のこ
の電流−電圧特性は、最悪条件時の電力消費を制限する
働きを助けるように作用する。
第２図と第３図の回路は、小数の回路素子を使用してし
かも電力消費の非常に少々い、高速入力バッファとして
動作することができる。
第２図と第３図の回路において、ＶＩＮはＩＧＦ’Ｂ’
ｒのゲート電極だけに印加される。従って、ＴＴＬ出力
には、ＩＧＦＥＴのゲートの有する極めて高インピーダ
ンス（事実上、開路状態）特性が結合されていることに
なる。
第２図と第３図の回路では、帰還用トランジスタ’ｐ３
はＶＤＤ　（回路点１５）とインバータ１１ノ出カ（回
路点２）の間に接続されている。しかし第５図に示され
るように、回路点１５と１３の間にＰ３の導電路を接続
して、Ｖ！Ｎが低“になるとき回路点１３をＶＤＤに向
けて上昇させるように動作させることもできる。
【図面の簡単な説明】
第１Ａ図は従来技術による回路の概略接続図、第１Ｂ図
はトランジスタ・トランジスタ論理（ＴＴＬ）回路によ
って生成される代表的な論理レベルを示す図、第２図は
この発明を実施した一例回路を示す図、第３図はこの発
明を実施した別の例の回路の一部を示す図、第４Ａ図お
よび第４Ｂ図はこの発明を実施した回路に使用可能な、
ダイオード接続された絶縁ゲート電界効果トランジスタ
（ＩＧＦＥＴ）を示す図、第５図はこの発明を実施した
丑だ別の回路を示す図である。 Ｐｌ、Ｎｌ・・・相補的な導電型の絶縁ダート電界効果
トランジスタ、１１・・・信号入力端子、２・・・信号
出力端子、１２・・・インバータ、１５・・・第４の電
源端子、ＶＤＤ・・・動作電位、’ｒｌ・・・電圧降下
素子、Ｐ３・・・第３の絶縁ゲート電界効果トランジス
タ。 ｆＩＡ図 １７８図 １４４日　　１４Ｂ図 −ポレーション アメリカ合衆国ニューヨーク州 １０５９１タリータウン・ホワイト ・プレインズ・ロード５８０

Claims (1)

    【特許請求の範囲】
  1. （１）それぞれ、導電路の両端を画定するソースおよび
    ドレン電極と制御電極とを有し互に相補的な導電型を持
    った第１と第２の絶縁ゲート電界効果トランジスタと、
    信号入力端子と、信号出力端子と、その間に動作電位が
    印加される第１と第２の電源端子とを具備し、上記第１
    と第２の絶縁ゲート電界効果トランジスタの制御電極は
    共に」１記信号入力端子に接続され、上記第１と第２の
    絶縁ゲート電界効果トランジスタのソース電極は接続手
    段により上記第１と第２の電源端子にそれぞれ接続され
    ており、上記接続手段は、上記第２の絶縁ゲート電界効
    果トランジスタのソース電極を上記第２の電源端子に直
    接接続すると共に上記第１の絶縁ゲート電界効果トラン
    ジスタのソース電極を上記第１の電源端子に接続する電
    圧降下素子を有し、更に、上記第１の絶縁ゲート電界効
    果トランジスタと同一導電型を有しその導電路が嬉１の
    絶縁ゲート電界効果トランジスタの上記ソースおよびド
    レン電極のうちの一方と上記第１の電源端子とを接続し
    ている第３の電界効果トランジスタと、入力が上記信号
    出力端子に接続され丑だ出力が上記第３の絶縁ゲート電
    界効果トランジスタの制御電極に接続されたインバータ
    と、を有する結合用中間回路。
JP58221928A 1982-11-24 1983-11-24 結合用中間回路 Pending JPS59108426A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US444459 1982-11-24
US06/444,459 US4501978A (en) 1982-11-24 1982-11-24 Level shift interface circuit

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