JPH0624319B2 - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH0624319B2 JPH0624319B2 JP58045474A JP4547483A JPH0624319B2 JP H0624319 B2 JPH0624319 B2 JP H0624319B2 JP 58045474 A JP58045474 A JP 58045474A JP 4547483 A JP4547483 A JP 4547483A JP H0624319 B2 JPH0624319 B2 JP H0624319B2
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- gate
- driver
- gate length
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 本発明は、MISFETより構成される半導体回路の特に入力
回路部に関するものである。
回路部に関するものである。
従来、メモリ等の半導体回路の入力部は、例えば第１図
に示すような回路で構成されている。
に示すような回路で構成されている。
第１図においてＱ１は、ディプレッションタイプのMISF
ETでドレインは回路の電源ＶＤＤに、ゲート及びソース
は接点Ｎ１に接続されている。Ｑ２はエンハンスメント
タイプのMISFETであり、ドレインは接点Ｎ１に、ゲート
は外部入力端子ＩＮに、ソースは回路のＧＮＤに接続さ
れている。すなわちMISFETＱ１，Ｑ２は第１のインバー
タを形成し、接点Ｎ１は該インバータの出力となってい
る。Ｑ３はデプレッションタイプのMISFETでドレインは
回路の電源に、ゲート及びソースは共通に接点Ｎ２に接
続されている。Ｑ４はエンハンスメントタイプのMISFET
で、ドレインは接点Ｎ２に、ゲートは第１のインバータ
の出力接点Ｎ１に、ソースは回路のＧＮＤに接続されて
いる。すなわちMISFETＱ３，Ｑ４は、第２のインバータ
を形成し、接点Ｎ２は該インバータの出力となってい
る。尚ことわらないかぎり、説明を容易にするためにMI
SFETはＮチャンネルタイプとする。
ETでドレインは回路の電源ＶＤＤに、ゲート及びソース
は接点Ｎ１に接続されている。Ｑ２はエンハンスメント
タイプのMISFETであり、ドレインは接点Ｎ１に、ゲート
は外部入力端子ＩＮに、ソースは回路のＧＮＤに接続さ
れている。すなわちMISFETＱ１，Ｑ２は第１のインバー
タを形成し、接点Ｎ１は該インバータの出力となってい
る。Ｑ３はデプレッションタイプのMISFETでドレインは
回路の電源に、ゲート及びソースは共通に接点Ｎ２に接
続されている。Ｑ４はエンハンスメントタイプのMISFET
で、ドレインは接点Ｎ２に、ゲートは第１のインバータ
の出力接点Ｎ１に、ソースは回路のＧＮＤに接続されて
いる。すなわちMISFETＱ３，Ｑ４は、第２のインバータ
を形成し、接点Ｎ２は該インバータの出力となってい
る。尚ことわらないかぎり、説明を容易にするためにMI
SFETはＮチャンネルタイプとする。
第１図に示される回路において入力ＩＮにハイレベルが
印加されると、MISFETＱ２はＯＮし接点Ｎ１はローレベ
ルとなる。またそれにより、MISFETＱ４はＯＦＦとなり
接点Ｎ２はハイレベルとなる。また逆に入力ＩＮにロー
レベルが印加されると接点Ｎ１はハイレベルとなり、接
点Ｎ２はローレベルとなる。
印加されると、MISFETＱ２はＯＮし接点Ｎ１はローレベ
ルとなる。またそれにより、MISFETＱ４はＯＦＦとなり
接点Ｎ２はハイレベルとなる。また逆に入力ＩＮにロー
レベルが印加されると接点Ｎ１はハイレベルとなり、接
点Ｎ２はローレベルとなる。
ここで通常のＴＴＬインターフェイス半導体メモリなど
においては、入力ハイレベルの最低値は２Ｖ程度、入力
ローレベルの最高値は、0.8Ｖ程度を保証するようにな
っているものが多く、この場合第１図における第１のイ
ンバータは、入力端子ＩＮに２Ｖが印加された場合、接
点Ｎ１をローベレル（ＧＮＤレベル）にし、また入力
端子ＩＮに0.8Ｖが印加された場合は、接点Ｎ１をハイ
レベル（電流レベル）になるように、MISFETＱ１及び
MISFETＱ２のコンダクタンス比、すなわちゲート長Ｌ，
ゲート幅Ｗ，閾値ＶＴなどのパラメータを適正値に決定
する必要がある。
においては、入力ハイレベルの最低値は２Ｖ程度、入力
ローレベルの最高値は、0.8Ｖ程度を保証するようにな
っているものが多く、この場合第１図における第１のイ
ンバータは、入力端子ＩＮに２Ｖが印加された場合、接
点Ｎ１をローベレル（ＧＮＤレベル）にし、また入力
端子ＩＮに0.8Ｖが印加された場合は、接点Ｎ１をハイ
レベル（電流レベル）になるように、MISFETＱ１及び
MISFETＱ２のコンダクタンス比、すなわちゲート長Ｌ，
ゲート幅Ｗ，閾値ＶＴなどのパラメータを適正値に決定
する必要がある。
ところで近年、半導体回路の微細化，高速化に伴ないチ
ャネルコンダクタンスβ で定義される。Leff＝ゲート実効長，Ｗ＝ゲート幅，Ｃ
ｏｘ＝ゲート絶縁膜の単位面積あたりの容量，μｃ＝チ
ャネル部の移動度）を上げるため、あるいはゲート部の
浮遊容量を減らすために、MISFETのゲート長Ｌ（従って
ゲート実効長Leff）を次第に短かくする傾向にある。
ャネルコンダクタンスβ で定義される。Leff＝ゲート実効長，Ｗ＝ゲート幅，Ｃ
ｏｘ＝ゲート絶縁膜の単位面積あたりの容量，μｃ＝チ
ャネル部の移動度）を上げるため、あるいはゲート部の
浮遊容量を減らすために、MISFETのゲート長Ｌ（従って
ゲート実効長Leff）を次第に短かくする傾向にある。
尚第２図に示すようにゲート長Ｌとはゲート電極Ｇを形
成する物質、例えば多結晶シリコンやアルミニウムなど
のソース，ドレイン方向の長さのことであり、ゲート実
効長Leffとは、ゲート長Ｌからソースドレイン拡亜層部
Ｓ，Ｄのゲート方向への食込み部分を引いたチャネル長
のことである。
成する物質、例えば多結晶シリコンやアルミニウムなど
のソース，ドレイン方向の長さのことであり、ゲート実
効長Leffとは、ゲート長Ｌからソースドレイン拡亜層部
Ｓ，Ｄのゲート方向への食込み部分を引いたチャネル長
のことである。
従って従来のように、第１図において第１のインバータ
のドライバMISFETＱ２と第２のインバータのドライバMI
SFETＱ４のゲート長Ｌを同じ寸法に設定した場合には、
Ｌを短かくしていくと製造工程におけるバラツキの為、
MISFETＱ２のチャネルコンダクタンスβや、閾値ＶＴが
所定値より変動し、入力電圧ハイレベル2.0Ｖ，ローレ
ベル0.8Ｖでは、接点Ｎ１を充分ローレベル，あるいは
ハイレベルに出力できないという不都合を生じるため、
ゲート長Ｌを一定値以上短かくできなく、従って高速化
できないという欠点があった。
のドライバMISFETＱ２と第２のインバータのドライバMI
SFETＱ４のゲート長Ｌを同じ寸法に設定した場合には、
Ｌを短かくしていくと製造工程におけるバラツキの為、
MISFETＱ２のチャネルコンダクタンスβや、閾値ＶＴが
所定値より変動し、入力電圧ハイレベル2.0Ｖ，ローレ
ベル0.8Ｖでは、接点Ｎ１を充分ローレベル，あるいは
ハイレベルに出力できないという不都合を生じるため、
ゲート長Ｌを一定値以上短かくできなく、従って高速化
できないという欠点があった。
尚チャネルコンダクタンスβや、閾値ＶＴは第３図(a),
(b)にそれぞれ示すようにゲート長Ｌが短かくなるほど
Ｌの変化量ΔＬに対する依存性（変化量）が大きくなっ
てくる。特にゲート長Ｌが２μｍ以下の場合、閾値ＶＴ
およびチャンネルコンダクタンスβ、特に閾値ＶＴの変
化の割合が大きくなってくる。また第２のインバータ
は、その入力レベル、すなわち第１のインバータの出力
レベルの振幅が大きいため（第１のインバータが適正に
動作した場合）、チャネルコンダクタンスβや、閾値Ｖ
Ｔのバラツキの影響は、比較的小さい。従って第１図に
おける第１のインバータの特にMISFETＱ２のβやＶＴの
バラツキをできるだけ小さくし、かつ第２のインバータ
は多少のバラツキがあっても回路を高速に動作させるこ
とが理想的である。
(b)にそれぞれ示すようにゲート長Ｌが短かくなるほど
Ｌの変化量ΔＬに対する依存性（変化量）が大きくなっ
てくる。特にゲート長Ｌが２μｍ以下の場合、閾値ＶＴ
およびチャンネルコンダクタンスβ、特に閾値ＶＴの変
化の割合が大きくなってくる。また第２のインバータ
は、その入力レベル、すなわち第１のインバータの出力
レベルの振幅が大きいため（第１のインバータが適正に
動作した場合）、チャネルコンダクタンスβや、閾値Ｖ
Ｔのバラツキの影響は、比較的小さい。従って第１図に
おける第１のインバータの特にMISFETＱ２のβやＶＴの
バラツキをできるだけ小さくし、かつ第２のインバータ
は多少のバラツキがあっても回路を高速に動作させるこ
とが理想的である。
本発明の目的はこれらのバラツキの影響を比較的受けに
くく、かつ高速の入力回路を提供することにある。
くく、かつ高速の入力回路を提供することにある。
本発明による入力回路は、外部から供給される外部入力
信号が入力され第１の内部信号を発生する第１の直列回
路と、上記第１の内部信号が入力され第２の内部信号を
発生する第２の直列回路とを有し、上記第１の直列回路
は上記外部入力信号がゲートに印加された第１のドライ
バMISFETと、上記第１のMISFETに直列に接続された第１
の負荷手段とを有し、上記第１のドライバMISFETと上記
第１の負荷手段との中間接続点から上記第１の内部信号
が取り出されるように構成され、上記第２の直列回路は
上記第１の内部信号がゲートに印加された第２のドライ
バMISFETと、上記第２のドライバMISFETに直列に接続さ
れた第２の負荷手段とを有し、上記第２のドライバMISF
ETと上記第２の負荷手段との中間接続点から上記第２の
内部信号が取り出されるように構成され、上記第１のド
ライバMISFETのゲート長を前記第２のドライバMISFETよ
りも長くしたことを特徴とする。特に好ましくは上記第
２のドライバMISFETのゲート長は２μｍ以下とされる。
信号が入力され第１の内部信号を発生する第１の直列回
路と、上記第１の内部信号が入力され第２の内部信号を
発生する第２の直列回路とを有し、上記第１の直列回路
は上記外部入力信号がゲートに印加された第１のドライ
バMISFETと、上記第１のMISFETに直列に接続された第１
の負荷手段とを有し、上記第１のドライバMISFETと上記
第１の負荷手段との中間接続点から上記第１の内部信号
が取り出されるように構成され、上記第２の直列回路は
上記第１の内部信号がゲートに印加された第２のドライ
バMISFETと、上記第２のドライバMISFETに直列に接続さ
れた第２の負荷手段とを有し、上記第２のドライバMISF
ETと上記第２の負荷手段との中間接続点から上記第２の
内部信号が取り出されるように構成され、上記第１のド
ライバMISFETのゲート長を前記第２のドライバMISFETよ
りも長くしたことを特徴とする。特に好ましくは上記第
２のドライバMISFETのゲート長は２μｍ以下とされる。
また、本発明においては、第１および第２の直列回路は
それぞれ共通の電源によって動作するものであり、同一
の電源端子と同一の基準電圧端子との間にそれぞれ接続
される。本発明を第４図に示す入力回路を用いて説明す
る。第４図は第１図と同じ回路構成を取っているが、第
１のインバータのドライバMISFETＱ２′のゲート長Ｌは
第１のゲート長Ｌ１として第２のインバータのドライバ
MISFETＱ４′のゲート長Ｌ２よりも長く、かつＬ１≧２
μｍおよびＬ２≦２μｍとなっている。本発明により第
１のインバータの入力マージンを広げ、ＶＴやβの変動
の影響を比較的小さくでき、かつ第２のインバータある
いはそれ以降の回路はゲート長Ｌを短かくすることによ
り高速化を達成できる。
それぞれ共通の電源によって動作するものであり、同一
の電源端子と同一の基準電圧端子との間にそれぞれ接続
される。本発明を第４図に示す入力回路を用いて説明す
る。第４図は第１図と同じ回路構成を取っているが、第
１のインバータのドライバMISFETＱ２′のゲート長Ｌは
第１のゲート長Ｌ１として第２のインバータのドライバ
MISFETＱ４′のゲート長Ｌ２よりも長く、かつＬ１≧２
μｍおよびＬ２≦２μｍとなっている。本発明により第
１のインバータの入力マージンを広げ、ＶＴやβの変動
の影響を比較的小さくでき、かつ第２のインバータある
いはそれ以降の回路はゲート長Ｌを短かくすることによ
り高速化を達成できる。
例えば第１図に示されるインバータにおいてMISFET
Ｑ２′のゲート長は第１のゲート長Ｌ１として３μｍ、
MISFETＱ４′のそれは第２のゲート長Ｌ２として２μｍ
を所定値とし、製造工程のバラツキによりゲート長が0.
4μｍ変動し、それぞれＬ１が３μｍから2.6μｍにＬ２
が２μｍから1.6μｍになったとすると第３図よりΔβ
（βの変化量）はそれぞれ12μｖ，30μｖ，ΔＶＴ（Ｖ
Ｔの変化量）はそれぞれ0.01Ｖ，0.05Ｖ変動することに
なる。従ってMISFETＱ２′のバラツキはMISFETＱ４′に
比べ比較的小さくなり入力余裕度が広がる。またβ，Ｖ
Ｔ等のバラツキに比較的強い第２のインバータ以降の回
路はβそのものを大きくでき高速化できる。尚第３図に
示すチャネルコンダクタンスβ及び閾値ＶＴのＬ依存性
は一例を示したものであり、製造条件により絶対値は異
なるが、傾向は一致する。
Ｑ２′のゲート長は第１のゲート長Ｌ１として３μｍ、
MISFETＱ４′のそれは第２のゲート長Ｌ２として２μｍ
を所定値とし、製造工程のバラツキによりゲート長が0.
4μｍ変動し、それぞれＬ１が３μｍから2.6μｍにＬ２
が２μｍから1.6μｍになったとすると第３図よりΔβ
（βの変化量）はそれぞれ12μｖ，30μｖ，ΔＶＴ（Ｖ
Ｔの変化量）はそれぞれ0.01Ｖ，0.05Ｖ変動することに
なる。従ってMISFETＱ２′のバラツキはMISFETＱ４′に
比べ比較的小さくなり入力余裕度が広がる。またβ，Ｖ
Ｔ等のバラツキに比較的強い第２のインバータ以降の回
路はβそのものを大きくでき高速化できる。尚第３図に
示すチャネルコンダクタンスβ及び閾値ＶＴのＬ依存性
は一例を示したものであり、製造条件により絶対値は異
なるが、傾向は一致する。
第５図に本発明の一実施例を示す、第５図はデプレッシ
ョンタイプMISFETＱ５１，Ｑ５３，Ｑ５５及びエンハン
スメントタイプMISFETＱ５２，Ｑ５４，Ｑ５６より構成
される入力回路の一部である。Ｑ５１，Ｑ５２は第１の
インバータ、Ｑ５３，Ｑ５４は第２のインバータ，Ｑ
５５，Ｑ５６は第３のインバータを形成し、第１と第２
のインバータは同相の出力をそれぞれ出力接点Ｎ５１，
Ｎ５２に出力し、第３のインバータは接点Ｎ５２の信号
をうけ、それと逆相の信号を接点Ｎ５３に出力する。ま
た第１，第２のインバータには入力信号ＩＮ５がMISFET
Ｑ５２，Ｑ５４にそれぞれ印加されている。ここで本発
明に基きMISFETＱ５２，Ｑ５４のゲート長第１のゲート
長Ｌ１としては例えば2.0μｍ，MISFETＱ５６のゲート
長は第２のゲート長Ｌ２として1.5μｍで形成される。
尚デプレッションタイプのMISFETはゲート長４μｍ程度
に形成される。
ョンタイプMISFETＱ５１，Ｑ５３，Ｑ５５及びエンハン
スメントタイプMISFETＱ５２，Ｑ５４，Ｑ５６より構成
される入力回路の一部である。Ｑ５１，Ｑ５２は第１の
インバータ、Ｑ５３，Ｑ５４は第２のインバータ，Ｑ
５５，Ｑ５６は第３のインバータを形成し、第１と第２
のインバータは同相の出力をそれぞれ出力接点Ｎ５１，
Ｎ５２に出力し、第３のインバータは接点Ｎ５２の信号
をうけ、それと逆相の信号を接点Ｎ５３に出力する。ま
た第１，第２のインバータには入力信号ＩＮ５がMISFET
Ｑ５２，Ｑ５４にそれぞれ印加されている。ここで本発
明に基きMISFETＱ５２，Ｑ５４のゲート長第１のゲート
長Ｌ１としては例えば2.0μｍ，MISFETＱ５６のゲート
長は第２のゲート長Ｌ２として1.5μｍで形成される。
尚デプレッションタイプのMISFETはゲート長４μｍ程度
に形成される。
第６図に本発明による他の一実施例を示す。第６図はCM
OSインバータによる入力回路部の例である。Ｑ６１，Ｑ
６３はＰチャネル型MISFET，Ｑ６２，Ｑ６４はＮチャネ
ル型MISFETであり、MISFETＱ６１，Ｑ６２で第１のイン
バータを形成しゲート端子は共通に接続され、入力信号
ＩＮ６が印加される。
OSインバータによる入力回路部の例である。Ｑ６１，Ｑ
６３はＰチャネル型MISFET，Ｑ６２，Ｑ６４はＮチャネ
ル型MISFETであり、MISFETＱ６１，Ｑ６２で第１のイン
バータを形成しゲート端子は共通に接続され、入力信号
ＩＮ６が印加される。
MISFETＱ６３，Ｑ６４は第２のインバータを形成しゲー
ト端子は共通に接続され、第１のインバータの出力接点
Ｎ６１に接続される。第２のインバータの出力は接点Ｎ
６２に出力される。CMOS構成のインバータの場合は、Ｐ
型，Ｎ型のどちらのMISFETもトライバ用となるので本発
明により例えばMISFETＱ６１，Ｑ６３（Ｐ型）のゲート
長はそれぞれ第１，第２のゲート長Ｌ１，Ｌ２として2.
4μｍ，1.9μｍで形成し、MISFETＱ６２，Ｑ６４（Ｎ
型）のゲート長はそれぞれ第１，第２のゲート長Ｌ１，
Ｌ２として2.1μｍ，1.6μｍで形成される。この場合、
Ｌのバラツキに対する余裕度等によりＰ型あるいはＮ型
MISFETの一方のみのゲート長を変えても良いのは明白で
ある。
ト端子は共通に接続され、第１のインバータの出力接点
Ｎ６１に接続される。第２のインバータの出力は接点Ｎ
６２に出力される。CMOS構成のインバータの場合は、Ｐ
型，Ｎ型のどちらのMISFETもトライバ用となるので本発
明により例えばMISFETＱ６１，Ｑ６３（Ｐ型）のゲート
長はそれぞれ第１，第２のゲート長Ｌ１，Ｌ２として2.
4μｍ，1.9μｍで形成し、MISFETＱ６２，Ｑ６４（Ｎ
型）のゲート長はそれぞれ第１，第２のゲート長Ｌ１，
Ｌ２として2.1μｍ，1.6μｍで形成される。この場合、
Ｌのバラツキに対する余裕度等によりＰ型あるいはＮ型
MISFETの一方のみのゲート長を変えても良いのは明白で
ある。
以上詳述したように本発明によれば、プロセスのバラツ
キに強くかつ、速度の速い入力回路を提供できる。
キに強くかつ、速度の速い入力回路を提供できる。
第１図は従来の入力回路部の一例、第２図はMISFETのゲ
ート長，ゲート実効長を示す図、第３図はチャネルコン
ダクタンスβ及び閾値ＶＴとゲート長Ｌとの関係図、第
４図は本発明するのに用いる図、第５図は本発明の一実
施例、第６図は本発明の他の一実施例でCMOS構成を用い
た図を示す。 Ｑ１，Ｑ３，Ｑ１′，Ｑ３′，Ｑ５２，Ｑ５４，Ｑ５６
……デプレッション型Ｎチャネル（型）MISFET、Ｑ２，
Ｑ４，Ｑ２′，Ｑ４′，Ｑ５１，Ｑ５４，Ｑ５６，Ｑ
６２，Ｑ６４……エンハンスメント型Ｎチャネル（型）
MISFET、Ｑ６１，Ｑ６３……エンハンスメント型Ｐチャ
ネル（型）MISFET、ＩＮ，ＩＮ′，ＩＮ５，ＩＮ６……
入力接点、Ｎ１，Ｎ２，Ｎ１′，Ｎ２′Ｎ５１，
Ｎ５２，Ｎ５３，Ｎ６１，Ｎ６２……接点、β……チャ
ネルコンダクタンス、ＶＴ……閾値、Ｌ……ゲート長、
Leff……ゲート実効長、Ｃｏｘ……ゲート絶縁膜の単位
面積当りの容量、μｃ……チャネル部のキャリア移動
度。
ート長，ゲート実効長を示す図、第３図はチャネルコン
ダクタンスβ及び閾値ＶＴとゲート長Ｌとの関係図、第
４図は本発明するのに用いる図、第５図は本発明の一実
施例、第６図は本発明の他の一実施例でCMOS構成を用い
た図を示す。 Ｑ１，Ｑ３，Ｑ１′，Ｑ３′，Ｑ５２，Ｑ５４，Ｑ５６
……デプレッション型Ｎチャネル（型）MISFET、Ｑ２，
Ｑ４，Ｑ２′，Ｑ４′，Ｑ５１，Ｑ５４，Ｑ５６，Ｑ
６２，Ｑ６４……エンハンスメント型Ｎチャネル（型）
MISFET、Ｑ６１，Ｑ６３……エンハンスメント型Ｐチャ
ネル（型）MISFET、ＩＮ，ＩＮ′，ＩＮ５，ＩＮ６……
入力接点、Ｎ１，Ｎ２，Ｎ１′，Ｎ２′Ｎ５１，
Ｎ５２，Ｎ５３，Ｎ６１，Ｎ６２……接点、β……チャ
ネルコンダクタンス、ＶＴ……閾値、Ｌ……ゲート長、
Leff……ゲート実効長、Ｃｏｘ……ゲート絶縁膜の単位
面積当りの容量、μｃ……チャネル部のキャリア移動
度。
Claims (3)
- 【請求項１】外部から供給されるＴＴＬレベルの外部入
力信号が直接入力され第１の内部信号を発生する第１の
直列回路と、前記第１の内部信号が直接入力され第２の
内部信号を発生する第２の直列回路とを有し、前記第１
および第２の直列回路は第１および第２の電圧端子間に
それぞれ接続され、 前記第１の直列回路は前記ＴＴＬレベルの外部入力信号
がゲートに印加された第１のドライバMISFETと、前記第
１のMISFETに直列に接続された第１の負荷手段とを有
し、前記第１のドライバMISFETと前記第１の負荷手段と
の中間接続点から前記第１の内部信号が直接取り出され
るように構成され、 前記第２の直列回路は前記第１の内部信号がゲートに印
加された第２のドライバMISFETと、前記第２のドライバ
MISFETに直列に接続された第２の負荷手段とを有し、前
記第２のドライバMISFETと前記第２の負荷手段との中間
接続点から前記第２の内部信号が取り出されるように構
成され、 前記第１のドライバMISFETの第１のゲート長Ｌ１を前記
第２のドライバMISFETの第２のゲート長Ｌ２よりも長く
し、かつ前記第１のゲート長Ｌ１は２μｍ以上であり
（Ｌ１≧２μｍ）、前記第２のゲート長Ｌ２は、２μｍ
以下（Ｌ２≦２μｍ）であることを特徴とする入力回
路。 - 【請求項２】前記第１および第２の負荷手段は前記第１
および第２のドライバMISFETとはチャンネル導電型の異
なるMISFETで構成されていることを特徴とする特許請求
の範囲第(1)項記載の入力回路。 - 【請求項３】前記第１および第２の負荷手段は前記第１
および第２のドライバMISFETと導電型が同じなディプレ
ッションタイプのMISFETで構成されていることを特徴と
する特許請求の範囲第(1)項記載の入力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045474A JPH0624319B2 (ja) | 1983-03-18 | 1983-03-18 | 入力回路 |
| US06/590,619 US4626712A (en) | 1983-03-18 | 1984-03-19 | High speed MOS input circuit with precision input-output characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045474A JPH0624319B2 (ja) | 1983-03-18 | 1983-03-18 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59171326A JPS59171326A (ja) | 1984-09-27 |
| JPH0624319B2 true JPH0624319B2 (ja) | 1994-03-30 |
Family
ID=12720387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045474A Expired - Lifetime JPH0624319B2 (ja) | 1983-03-18 | 1983-03-18 | 入力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4626712A (ja) |
| JP (1) | JPH0624319B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4731553A (en) * | 1986-09-30 | 1988-03-15 | Texas Instruments Incorporated | CMOS output buffer having improved noise characteristics |
| US4806801A (en) * | 1987-08-27 | 1989-02-21 | American Telephone And Telegraph Company, At&T Bell Laboratories | TTL compatible CMOS input buffer having a predetermined threshold voltage and method of designing same |
| US5095348A (en) * | 1989-10-02 | 1992-03-10 | Texas Instruments Incorporated | Semiconductor on insulator transistor |
| EP1045446A3 (en) * | 1994-09-30 | 2000-11-15 | Yozan Inc. | MOS invertor having a constricted channel width |
| JP2004158631A (ja) * | 2002-11-06 | 2004-06-03 | Nec Electronics Corp | 半導体装置 |
| US8148450B2 (en) * | 2006-06-23 | 2012-04-03 | Exxonmobil Chemical Patents Inc. | Process to produce a hydrocarbon rubber cement utilizing a hydrofluorocarbon diluent |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4402761A (en) * | 1978-12-15 | 1983-09-06 | Raytheon Company | Method of making self-aligned gate MOS device having small channel lengths |
| US4229756A (en) * | 1979-02-09 | 1980-10-21 | Tektronix, Inc. | Ultra high speed complementary MOS device |
| JPS5671975A (en) * | 1979-11-16 | 1981-06-15 | Matsushita Electric Ind Co Ltd | Mos type semiconductor system |
| JPS5710822A (en) * | 1980-06-23 | 1982-01-20 | Toshiba Corp | Integrated circuit device |
| JPS6041364B2 (ja) * | 1980-08-29 | 1985-09-17 | 富士通株式会社 | 出力バッファ回路 |
| US4437025A (en) * | 1981-07-29 | 1984-03-13 | Intel Corporation | MOS Buffer for receiving TTL level signals |
| US4406957A (en) * | 1981-10-22 | 1983-09-27 | Rca Corporation | Input buffer circuit |
| US4501978A (en) * | 1982-11-24 | 1985-02-26 | Rca Corporation | Level shift interface circuit |
| US4532436A (en) * | 1983-09-30 | 1985-07-30 | Rca Corporation | Fast switching circuit |
-
1983
- 1983-03-18 JP JP58045474A patent/JPH0624319B2/ja not_active Expired - Lifetime
-
1984
- 1984-03-19 US US06/590,619 patent/US4626712A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59171326A (ja) | 1984-09-27 |
| US4626712A (en) | 1986-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5825695A (en) | Semiconductor device for reference voltage | |
| JP2804162B2 (ja) | 定電流定電圧回路 | |
| US6628161B2 (en) | Reference voltage circuit | |
| US4135102A (en) | High performance inverter circuits | |
| JPS6239446B2 (ja) | ||
| US6184745B1 (en) | Reference voltage generating circuit | |
| US4323846A (en) | Radiation hardened MOS voltage generator circuit | |
| US5025230A (en) | Oscillator circuit incorporated in a semiconductor circuit | |
| JPH0624319B2 (ja) | 入力回路 | |
| JPS6153860B2 (ja) | ||
| US4947056A (en) | MOSFET for producing a constant voltage | |
| JPS6334653B2 (ja) | ||
| JPS63169113A (ja) | 半導体集積回路 | |
| JPH0219979B2 (ja) | ||
| JPS62222314A (ja) | 温度センサ用定電流回路 | |
| JPH02122315A (ja) | 半導体装置 | |
| JP2557846B2 (ja) | 半導体集積回路 | |
| JPH046694A (ja) | 基準電圧発生回路 | |
| JP2964775B2 (ja) | 参照電圧発生回路 | |
| JPS62222713A (ja) | 遅延用ｃｍｏｓインバ−タ回路 | |
| JP3077197B2 (ja) | 半導体装置 | |
| JP2004030603A (ja) | 半導体用基準電圧発生装置 | |
| JPH0628012B2 (ja) | 定電圧発生回路 | |
| JPS639222A (ja) | トランスフアゲ−ト回路 | |
| JPS6216682Y2 (ja) |