JPS6239446B2 - - Google Patents

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JPS6239446B2
JPS6239446B2 JP53125561A JP12556178A JPS6239446B2 JP S6239446 B2 JPS6239446 B2 JP S6239446B2 JP 53125561 A JP53125561 A JP 53125561A JP 12556178 A JP12556178 A JP 12556178A JP S6239446 B2 JPS6239446 B2 JP S6239446B2
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Kyuichi Haruyama
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Nippon Electric Co Ltd
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Publication of JPS6239446B2 publication Critical patent/JPS6239446B2/ja
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    • H03—ELECTRONIC CIRCUITRY
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    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/347—DC amplifiers in which all stages are DC-coupled with semiconductor devices only in integrated circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage

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Description

【発明の詳細な説明】 本発明はMOS型電界効果トランジスタで構成
した定電流回路に関する。
近年MOS型電界効果トランジスタ（以下FET
と略す）で構成した集積回路装置は電気回路のさ
まざまな領域で使用され、その製造コストの低下
と集積比規模の増大に見られる発展は著しいもの
がある。
尚、ここではMOS型電界効果トランジスタに
は、各種金属（例えばアルミニウム、モリブデ
ン）をゲート材料とした金属ゲート型電界効果ト
ランジスタ及びポリシリコンをゲート材料とした
シリコンゲート型電界効果トランジスタを含むも
のとする。従来、FETで構成した集積回路装置
はデイジタル回路の領域で多く使用されており、
アナログ回路の領域への適用は比較的少なかつ
た。
特に演算増幅器、デイジタル−アナログ変換
器、アナログ−デイジタル変換器及び基準電圧源
回路等の高性能アナログ回路では回路を安定バイ
アスする定電流回路が必要である。これらアナロ
グ回路は一般に広い電源電圧範囲で動作する必要
があり、ここで使用される定電流回路は電源電圧
の変動に対して安定な一定電流が得られるもので
なければならない。
かかる定電流回路を得る手段としてはツエナー
ダイオード等の定電圧素子と拡散抵抗を用いる回
路やデイプレツシヨン型FETを用いる回路が従
来から知られている。例えば通常のデイジタル回
路で用いられる5V電源で動作するツエナーダイ
オードのブレークダウン電圧は約4V以下とする
必要がある。しかしながらこの様な低いブレーク
ダウン電圧のツエナーダイオードをFET集積回
路内に作成するには、濃度の濃い拡散領域を必要
とし、新たな拡散工程を付加しなければならな
い。一方、通常のFET集積回路ではエンハンス
メント型FETが用いられており、この集積回路
にデイプレツシヨン型FETを形成するには例え
ばイオン注入工程を付加しなければならない。以
上の様な工程の付加は集積回路の製造歩留りを低
下させる要因となり、定電流回路の好ましい実現
手段とはいえない。
本発明の目的はエンハンスメント型FETを用
いて実現できる定電流回路を提供する点にある。
さらに本発明の他の目的は電源電圧の変動に対
して安定な一定電流を出力する定電流回路を提供
する点にある。
さらには本発明の目的は集積回路として実現す
る際に大きなチツプ面積を専有しないで簡単に構
成できる定電流回路を提供する点にある。
さらには本発明の目的は例えばマイクロプロセ
ツサーに制御された周辺アナログ回路装置に於い
て、マイクロプロセツサーからのチツプセレクト
信号によつてセレクト状態にある時のみ回路動作
を行ない、セレクト状態に無い時には電力消費を
しないアナログ回路をバイアスするのに好適な定
電流回路を提供する点にある。
本発明による定電流回路は２端子（例えば電源
端子）間にｌ（ｌは正の整数）個のMOS型電界
効果トランジスタを直列に接続した第１の直列回
路と、上記２端子間にｍ（ｍは正の整数）個の
MOS型電界効果トランジスタを直列に接続した
第２の直列回路と、前記２端子間にｎ（ｎは正の
整数）個のMOS型電界効果トランジスタを直列
に接続した第３の直列回路と前記第１の直列回路
を流れる電流に依存する第１の電流を出力する第
１の電界効果トランジスタと、前記第２の直列回
路を流れる電流に依存する第２の電流を出力する
第２の電界効果トランジスタと、前記第３の直列
回路を流れる電流に依存する第３の電流を出力す
る第３の電界効果トランジスタと、前記第１の電
流と第３の電流の和から第２の電流を差引いた出
力電流を出力する出力回路とを含むことを特徴と
し、ここで前記第１、第２、第３の電界効果トラ
ンジスタの各チヤンネル幅Ｗとチヤンネル長Ｌと
の比Ｗ／Ｌと １：ｍ２（ｎ−ｌ）／ｌ２（ｎ−ｍ）：ｎ２（ｍ−
ｌ）／ｌ２（ｎ−ｍ） とすることが好ましい。
また本発明によれば任意の入力２端子（例えば
電源端子）間の電圧を一定定数Ａ（０≦Ａ≦１）
倍した第１のバイアス電圧とＡと異なる一定定数
Ｂ（０≦Ｂ≦１）倍した第２のバイアス電圧とＡ
及びＢと異なる一定定数Ｃ（０≦Ｃ≦１）倍した
第３のバイアス電圧を供給する電圧分割回路と、
第１のバイアス電圧をゲートに入力する第１の
MOS型電界効果トランジスタで構成した第１の
電流源と、第２のバイアス電圧をゲートに入力す
る第２のMOS型電界効果トランジスタで構成し
た第２の電流源と、第３のバイアス電圧をゲート
に入力する第３のMOS型電界効果トランジスタ
で構成した第３の電流源と、前記第１のMOS型
電界効果トランジスタの出力電流と前記第３の
MOS型電界効果トランジスタの出力電流との和
から第２のMOS型電界効果トランジスタの出力
電流を差引いた電流を出力する出力回路とを含む
定電流回路に於いて、前記第１、第２、第３の
MOS型電界効果トランジスタの各チヤンネル幅
Ｗとチヤンネル長Ｌとの比Ｗ／Ｌが １：Ａ（Ａ−Ｃ）／Ｂ（Ｂ−Ｃ）：Ａ（Ａ−Ｂ）／
Ｃ（Ｂ−Ｃ） である定電流回路が得られる。さらにはかかる定
電流回路に於いて前記２端子のうち１端子がイン
バーター回路の出力に接続され、このインバータ
ー回路の入力が制御入力端子へ接続された定電流
回路も得られる。
以下、図面に従つて説明を行なう。
第１図に従来の定電流回路の一例を示す。この
回路はツエナーダイオード１とＮチヤンネル
FET２，３，４と拡散抵抗５，６とを含んでい
る。ツエナーダイオード１のブレークダウン電圧
が電源端子７，８間の電圧変動に対して比較的一
定であるから、抵抗６の両端の電圧も電源変動に
対して安定となる。よつて抵抗６を流れる電流を
FET３，４で構成される電流ミラー回路により
端子９から取り出す事により電源変動に対して安
定な定電流出力が得られる。
しかしながら、前述したとおり、低い電源電圧
で動作する低いブレークダウン電圧を有するツエ
ナーダイオードを得るためには不純物濃度の高い
Ｐ−Ｎ接合が必要であり、通常のFET集積回路
でこれを達成するには新たな拡散工程を付加する
必要がある。又、拡散抵抗６はFET等の能動素
子に比して大きなチツプ面積を専有する。以上の
ごとく第１図の従来例はFET集積回路で実現出
来る定電流回路の好ましい実施例とはいえない。
第２図はデイプレツシヨン型FET１０単独で
達成出来る。電源電圧の変動に対して安定な定電
流電源の従来例である。この定電流源は回路的に
は最も簡単な手段であるが、集積回路として実現
するにはスレシホールド電圧のバラツキの少ない
デイプレツシヨン型FETが必要となり、通常の
FET集積回路で用いられるエンハンスメント小
型FETを作るプロセスにイオン注入工程を付加
する必要がある。デイジタル回路やアナログ回路
の多くはエンハンスメント型FETのみで構成す
る事が可能であり、又一般的にエンハンスメント
型FETのみで構成した回路が多く大量生産され
ている。この様な状況のもとで定電流回路の１素
子のために工程を付加する事は不経済であり、実
際に製造歩留りが低下し、よつてチツプコストが
増大する事となり、定電流回路の好ましい実施例
とはいえない。
第３図は本発明の定電流回路の構成を示す図で
ある。端子１７及び１８は例えば電源端子等の低
インピーダンス点に接続される端子である。端子
１７〜１８間には１個のFETが直列に接続され
た第１の直列回路１１、Ｍ個のFETが直列に接
続された第２の直列回路１２、Ｎ個のFETが直
列に接続された第３の直列回路１３が設けられ
る。電流源１４は第１及び第３の直列回路１１，
１３を流れる電流に依存する各々の電流の和の電
流を出力する。
電流源１５は第２の直列回路１２を流れる電流
に依存する電流と、電流源１４の出力電流との差
電流を出力端子１６より出力する。
この定電流回路の動作原理を第４図を参照しな
がら説明する。一般に飽和領域で動作するFET
の電流―電圧特性は次の式で示される。
Id＝β／２（VG−Vt）2 (1) ここでβ＝Ｗ／Ｌ・εｏ×μ／ｔｐｘであり、IdはFE
Tのド レイン電流、ＶGはゲートソース間電圧、Vtはス
レシホールド電圧、ＷはFETのチヤンネルの
幅、Ｌはチヤンネル長、toxはゲート膜厚、εpx
はゲートの誘電率、そしてμはチヤンネル領域を
形成する半導体の易動度である。同一半導体チツ
プ内に形成された同一タイプのMOS FETでは
tox、εｏ、μは共に同じであり、各MOS、FET
のβはＷ／Ｌの比で決まる。
一般に(1)式で示される２次曲線が下記のごとく
３種類得られるとする。
y1＝a1（b1x−Ｃ）２ (2) y2＝a2（b2x−Ｃ）２ (3) y3＝a3（b3x−Ｃ）２ (4) 簡単化するため定数項Ｃは共通とした。
(2)式と(3)式の差y1は Y1＝y1−y2 ＝（a1・b1 2−a2b2 2）x2−2C （a1b1−a2b2）ｘ＋C2（a1−a2） (5) (3)式と(4)式の差Y2は Y2＝y2−y3 ＝（a2b2 2−a3b3 2）x2−2C （a2b2−a3b3）ｘ＋C2（a2−a3） (6) Y1、Y2がｘの１次函数となる条件は a1b1 2＝a2b2 2 (7) a2b2 2＝a3b3 3 (8) である。又、この時(5)式と(6)式の差Ｙは Ｙ＝Y1−Y2 ＝−2C（a1b1−2a2b2＋a3b3）ｘ＋C2 （a1＋a3−2a2） (9) 式がｘに依存しないためには a1b1−2a2b2＋a3b3＝０ (10) 従つて(7)、(8)、(10)の条件を同時に満足する事によ
り、Ｙは一定となる。
Ｙ＝C3（a1＋a3−2a2） (11) 第４図で曲線２２，２３，２４は各々上記(2)、
(3)、(4)式に対応した曲線である。曲線２２と２２
３との差すなわち上記(2)式と(3)式の差は２次項が
零となる上記(7)式の条件下で直線２５で表わされ
る。又、曲線２３と２４との差すなわち上記(3)式
と(4)式の差は２次項が零となる上記(8)式の条件下
で直線２６で表わされる。直線２５と２６との差
すなわち、上記(9)式と(10)との差は１次項が零とな
る上記(10)式の条件下で直線２７で表わされる。
以上の原理で動作する本発明の実施例を第５図
に示し、その回路動作について説明する。第３図
と共通な部分には同一番号を付してある。ｌ個の
FET１１１，１１２……１１３がゲート−ドレ
インシヨートされてシリーズ接続された第１の直
列回路１１の各FETは同一形状であり、各FET
に流れる電流は次の様に表わす事が出来る。
Id1＝β１／２（ＶG1−ＶT）２ (12) 同様にｍ個のFET１２１，１２２……１２３
がゲート−ドレインシヨートされてシリーズ接続
された第２の直例回路１２の各FETは同一形状
であり、各FETに流れる電流は次の様に表わす
事が出来る。
Id2＝β２／２（ＶG2−ＶT）２ (13) 同様にｎ個のFET１３１，１３２……１３３が
ゲート−ドレインシヨートされてシリーズ接続さ
れた第３の直列回路１３の各FETは同一形状で
あり、各FETに流れる電流は次の様に表わす事
が出来る。
Id3＝β３／２（ＶG3−ＶT）２ (14) 又、端子１７，１８間にはＶDDなる電圧が印加
されているとすると、各々の導電路内のFETの
ゲートソース間電圧ＶG1，ＶG2、ＶG3とＶDDには
次の式で表わす関係が得られる。
ｌ・ＶG1＝ｍ・ＶG2＝ｎ・ＶG2＝ＶDD (15) 上記原理説明の(5)式、(6)式と同様に Io1＝Id1−Id2 (16) Io2＝Id2−Id3 (17) 又(9)式と同様に Io＝Io−Io2 ＝Id1＋Id3−21d2 (18) すなわち回路的には上記第１直列回路１１を流れ
る電流と第３直列回路１３を流れる電流との和か
ら第２電流路１２を流れる電流の２倍の電流を差
し引く回路構成であり、上記原理と本質的に同一
の目的の回路が達成出来る。
FET１４１は第１直列回路１１を流れる電流
Id1に依存する電流を出力する電流源である。
FET１４１の出力電流と電流Id1との比はFET１
４１と第１直列回路１１を形成するFET１１
１，１１２……１１３との形状比すなわち(1)式中
のβで表われる形状比で決まる。ここでは簡単化
のためβの比は１としておく。同様にFET１４
２は第３の直列回路１３を流れる電流Id3を出力
し、接続点１４３に於いて電流Id1とId3が加算さ
れる。一方、第２の直列回路１２を流れる電流
Id2に依存する電流はFET１５１より出力され
る。FET１５１は第２直列回路を形成するFET
１２１，１２２……１２３の２倍の形状で（すな
わちβ比は２）あり、FET１５１の出力電流は
2Id2となる。FET１６１及び１６２は第５図中の
他のFETと反対導電型のFETであり、このFET
１６１，１６２の形成する電流ミラー回路によ
り、接続点１４３で加算されたId1＋Id2の電流は
反転される。この電流とFET１５１の出力する
電流Id2との差電流がFET１６３に流れ、FET１
６３，１６４の形成する電流ミラー回路で反転さ
れた出力電流Ioが出力端子１６より取り出され
る。
前記(12)，（13），（14），（15）式を（18）式に代
入すると Io＝１／２（１／ｌ２β１＋１／ｎ２β２−２／ｍ３β２）ＶDD ２−（１／ｌβ１＋１／ｎβ２−２／ｍβ２）
ＶTＶDD＋１／２（β１＋β３−２
β２）ＶT ２ (19) (19)式をＶDDで偏微分すると ∂Ｉｏ／∂ＶＤＤ＝｛１／ｌ２β１＋１／ｎ２β３−
２／ｍ２β２｝ＶDD −１／ｌβ１＋１／ｎβ３−２／ｍβ２）ＶT (20) となる。IoがＶDDに依存しないためには(20)式が
零となればよい。
すなわち、１／ｌ２β１＋１／ｎ２β３−２／ｍ２β２
＝０(21) かつ、１／ｌβ１＋１／ｎβ３−２／ｍβ２＝０ (22) となる事がその条件となる。
(21)式の条件は前記原理説明中の(7)，(8)式の条
件に係わり、又(22)式の条件は(10)式に係わるもの
である。(21)、(22)式より β１＝２・ｌ２／ｍ２・ｎ−ｍ／ｎ−ｌβ２＝ｌ２（
ｎ−ｍ）／ｎ２（ｍ−ｌ）β３(23) が得られる。この条件式(23)を(19)式に代入する
と、 Io＝（ｌ−ｍ）（ｌ−ｎ）／ｌ２・１／２β1VT 2(24) が得られ、IoはＶDDに依存しなくなる。(23)、(2
４）式が本発明の定電流回路の各素子の条件を決め
る基本式である。
又(23)式より第１、第２、第３の電流源のFET
１４１，１５１，１４２のＷ／Ｌ比すなわち（β１： ２β２：Ｉβ３）は１：ｍ２（ｎ−ｌ）／ｌ２（ｎ−ｍ
）：ｎ２（ｍ−ｌ）／ｌ２（ｎ−ｍ）とな る。
次に得られた基本式をもとにして具体的に設計
した本発明の定電流回路の例を第６図に従つて説
明する。第５図との共通部分については同一番号
を付してある。第６図の実施例ではｌ＝１、ｍ＝
２、ｎ＝３としてある。この時、上記(23)式に対
応する条件式は β１＝１／４β２＝１／９β３ (23)′ 又、出力電流IoはIo＝β1VT 2(24′）となる。
この条件下で(16)式のIo1は Io1＝β１・ＶT（ＶDD−３／２ＶT） (16′） 又、(17)式のIo2はIo2＝β１・ＶT（ＶDD−５／２ＶT ）(17′） (16′）、(17′）式に対応する直線を各々第６図
ｂの２５１，２６１で示した。これらは原理説明
の第４図の直線２５，２６に各々対応している。
実際のFET回路では(12)、(13)、(14)式はＶG1、
ＶG2、ＶG3が各々スレツシホールド電圧ＶT以上
で成立し、ＶT以下ではId1、Id2、Id3は零となる
から、直線２５１，２５１で示したIo1、Io2は実
際の回路では実線５１，６１の様に表わす事が出
来る。５１で表わされる実際のIo1はＶDD2VTで
直線となり、６１で表わされる実際のIo2はＶDD
3VTで直線となる。又実際の出力電流Loを破線
７１で示した様にＶDD≧3VTで(24)式に対応する
直線２７１と一致する。
又ＶT＝1VのFETを用いるとＶDD≧3Vなる電
源電圧範囲で一定の定電流源が得られる事にな
る。又、β１＝５・10-6（Ａ／V2）、β２＝20・
10-6（Ａ／V2）、β３＝45・10-6（Ａ／V2）の時、
Io＝５μＡとなりβ１、β２、β３の値で示され
る非常に小さな素子により非常に低い定電流値が
得られた事が明らかになつた。
第７図を参照して本発明の他の実施例を示す。
第５図との共通部分については同一番号を付して
ある。２００は端子１７，１８間の電圧を分圧す
る分圧回路であり、その一実施例を第７図Ｂに示
した。２０１は２つの端子１７，１８間の電圧を
分圧して得られた第１のバイアス電圧供給端子で
あり、第７図Ｂの例では分圧定数Ａは１／４である。
又２０２は第２のバイアス電圧供給端子であり、
同図Ｂの例では分圧定数Ｂは1/2であり、又２０
３は第３のバイアス電圧供給端子であり、同図Ｂ
の例では分圧定数Ｃは3/4である。端子１７，１
８間に電源ＶDDが供給されているとすると、上記
第１のバイアス電圧でバイアスされたFET１４
１から成る第１の電流源の電流ld1及び第２のバ
イアス電圧でバイアスされたFET１５１から成
る第２の電流源の電流Id2及び第３のバイアス電
圧でバイアスされたFET１４２から成る第３の
電流源の電流Id3は各々の次の通りとなる。
Id1＝β１／２（Ａ・ＶDD−ＶT）２ (25) Id2＝β２／２（Ｂ・ＶDD−ＶT）２ (26) Id3＝β３／２（Ｃ・ＶDD．ＶT）２ (27) 端子１６より得られる出力電流Ioは(25)、(2
６）、(27)式より Io＝Id1＋Id3−Id2 ＝１／２（β１・A2＋β３・C2−β２・B2）ＶDD ２ ＋（β1A＋β3C−β2B）ＶT・ＶDD ＋１／２（β１＋β３−β２）ＶT ２ (28) ここで ∂Ｉｏ／∂ＶＤＤ→０となる条件は β１・A2＋β３・C2−β２・B2＝０ (29) β１・Ａ＋β３・Ｃ−β2B＝０ (30) (29)、(30)より β１＝Ｂ（Ｂ−Ｃ）／Ａ（Ａ−Ｃ）β２＝Ｃ（Ｂ−Ｃ
）／Ａ（Ａ−Ｂ）β３(31) 又(31)式を(28)式へ代入して Io＝１／２ （Ａ−Ｂ）（Ａ−Ｃ）／ＢＣβ1VT 2(32) が得られこの実施例に於いてもIoはＶDDに依存し
なくなる。(31)、(32)が本発明の第７図の実施例
の定電流回路の各素子の条件を決める基本式であ
る。
(31)式より第１、第２、第３の電流源のFET１
４１，１５１，１４２のＷ／Ｌ比すなわち、（β
１：β２：β３）は １：Ａ（Ａ−Ｃ）／Ｂ（Ｂ−Ｃ）：Ａ（Ａ−Ｂ）／Ｃ
（Ｂ−Ｃ）となる。
第７図Ｂの分圧回路の実施例では分圧定数はＡ
＝１／４、Ｂ＝１／２、Ｃ＝３／４となり(32)式からIo
＝１／６・β１ ・ＶT ２となる。
β１＝60・10-6（Ａ／V2）とすると、β２＝
60・10-6（Ａ／V2）、β２＝20・10-6（Ａ／V2）と
なりＶT＝1Vの時、Io＝10μＡとなる。
第８図により本発明の第３の実施例を示す。一
般に相補型FET素子で構成された集積回路は電
源印加時でもその回路が動作していない時の消費
電力がきわめて低い事を特徴としている。例えば
Ａ／Ｄ変換器の動作がマイクロコンピユーターに
よつて制御されているシステムに於いて、マイク
ロコンピユーターからの制御信号によりＡ／Ｄ変
換器が動作状態に置かれるべき時には定電流回路
が定電流を供給し、Ａ／Ｄ変換器が非動作状態に
置かれるべき時には定電流回路が定電流の供給を
停止する回路手段を提供する事により、Ａ／Ｄ変
換器等のアトログ回路での電力消費を低減する事
が可能となる。第８図に於いて１０３は制御端子
であり、相補型FET、１０１，１０２で構成さ
れる。反転回路により端子１７にインピーダンス
変換された信号が現わる。定電流回路を動作状態
にする時にはFET１０１がオンし、端子１７の
電位はこの端子から定電流回路を見込むインピー
ダンスとFET１０１のインピーダンスとの分割
比で決まる電位３００は抵抗、４００は新たな入
力端子である。抵抗３００の導入により入力電圧
の増加に従つて、抵抗３００での電圧ドロツプが
増加し、定電流回路１の導電路の電流は２次特性
から１次特性へ漸近し、よつて、電流の急激な増
加が抑えられ、回路電流の抑圧と共に出力電流精
度は増加する。
第７図Ｂに示した本発明の実施例に於ける電圧
分圧回路２００の入力端子１７と新たに導入され
た入力端子４００との間に抵抗３００を導入した
第９図Ｂの実施例に於いても同等の効果が得られ
る。
第９図Ａ、Ｂの端子１７の電圧をＶDD′とする
と、前述の(15)式以下の説明及び(25)、(26)、(27)
式以下の説明に於いて式中のＶDDをＶDD′と置き
換える事により、定電流回路自体の動作が本質的
に変化していない事は明らかである。
一般に、第９図Ａの抵抗３００を流れ電流が同
図Ｂの抵抗３００を流れる電流に比して大である
から、抵抗３００の方が小さい値でよく集積回路
としての実現性は高い。
以上説明したごとく、本発明の定電流回路は定
電流となり、一定とする事は難しいが、前述のご
とく定電流回路部分は端子１７の広い電圧範囲で
安定な一定電流を出力１６より供給する。一方、
定電流回路を非動作状態にする時には、FET１
０２がオンし定電流回路のすべての素子には電流
が流れず、よつて出力端子からの電流の供給は停
止する。
次に、第９図により本発明の定電流回路の改良
した実施例について説明する。
この改良は第６図、第７図で示した実施例に於
いて端子１７，１８間に印加される入力電圧（例
えば電源電圧）が高くなつた場合に、第４図ａの
曲線２２，２３，２４に示す通り各導電路に流れ
る電流Id1，Id2，Id3は大きく増大する。
よつて第６図、第７図等の実施例では高入力電
圧時の定電流値の精度が低下する可能性がある。
第９図の改良設計例では入力電圧の増大に対し本
発明の定電流回路へ実際に印加される電圧の増大
が抑圧された回路を提供する事により、回路の安
定性を増加させると共に、消費電力の増加を抑え
ている。第９図Ａに於いて、１０は第６図、第７
図に示した本発明の定電流回路で、値を広い電源
電圧範囲で供給する手段を提供しており、しか
も、この回路を集積回路で実現する際に高い値の
抵抗を必要とせず、集積化の際に小さな面積の専
有で済む能動素子のみを用い、又特別なプロセス
の変更又は付加を伴なわない集積化の実現性の高
い回路手段を提供しており当技術分野の発展に貢
献するものである。
【図面の簡単な説明】
第１図はツエナーダイオードと拡散抵抗を用い
た従来の定電流回路の回路図、第２図はデイプレ
ツシヨン型FETを用いた従来の定電流回路を示
す回路図、第３図は本発明の定電流回路の構成を
示すブロツク図、第４図は本発明の原理を示す
図、第５図は本発明の実施例を示す回路図、第６
図ａ、ｂは本発明の他の実施例を示す回路図及び
動作説明図、第７図Ａ、Ｂは本発明の他の構成例
を示すそれぞれ回路図、第８図は本発明の他の実
施例を示す回路図、第９図Ａ、Ｂは本発明を改良
例を示すブロツク図および回路図である。 図中の符号、１……ツエナーダイオード、２，
３，４，１０，１１１，１１２，１１３，１３１
〜１３３、１２１〜１２３、１４１，１４２，１
６１〜１６４……FET、１１〜１３……直列回
路、１４，１５……電流源。

Claims (1)

  1. 【特許請求の範囲】 １ ２端子間にｌ（ｌは正の整数）個のゲート・
    ドレイン間を短絡した電界効果トランジスタを直
    列に接続した第１の直列回路と、前記２端子間に
    ｍ（ｍは正の整数）個のゲート・ドレイン間を短
    絡した電界効果トランジスタを直列に接続した第
    ２の直列回路と、前記２端子間にｎ（ｎは正の整
    数）個のゲート・ドレイン間を短絡した電界効果
    トランジスタを直列に接続した第３の直列回路
    と、前記第１の直列回路を流れる電流に依存する
    第１の電流を出力する第１の電界効果トランジス
    タと、前記第２の直列回路を流れる電流に依存す
    る第２の電流を出力する第２の電界効果トランジ
    スタと、前記第３の直列回路を流れる電流に依存
    する第３の電流を出力する第３の電界効果トラン
    ジスタと、前記第１の電流と前記第３の電流との
    和から前記第２の電流を差し引いた出力電流を出
    力する出力回路とを含み、前記出力電流が前記２
    端子間に印加される電圧に依存しないように、前
    記第１乃至第３の電界効果トランジスタの面積比
    を前記ｌ、ｍ、ｎを用いて設定したことを特徴と
    する定電流回路。 ２ 前記第１、第２および第３の電界効果トラン
    ジスタの各チヤンネル幅Ｗと各チヤンネル長Ｌの
    比Ｗ／Ｌは １：ｍ２（ｎ−ｌ）／ｌ２（ｎ−ｍ）：ｎ２（ｍ−
    ｌ）／ｌ２（ｎ−ｍ） であることを特徴とする特許請求の範囲第１項に
    記載の定電流回路。 ３ 前記第１ないし第３の電界効果トランジスタ
    のゲートにはそれぞれ上記２端子間の電圧を一定
    定数Ａ（０≦Ａ≦１）倍した第１のバイアス電
    圧、Ａと異なる一定数Ｂ（０≦Ｂ≦１）倍した第
    ２のバイアス電圧、およびＡおよびＢと異なる一
    定定数Ｃ（０≦Ｃ≦１）倍した第３のバイアス電
    圧が入力され、前記第１、第２および第３の電界
    効果トランジスタの各チヤンネル幅Ｗと各チヤン
    ネル長Ｌの比Ｗ／Ｌが １：Ａ（Ａ−Ｃ）／Ｂ（Ｂ−Ｃ）：Ａ（Ａ−Ｂ）／
    Ｃ（Ｂ−Ｃ） であることを特徴とする特許請求の範囲第１項に
    記載の定電流回路。
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