JP3304539B2 - 基準電圧発生回路 - Google Patents
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G05F3/262—Current mirrors using field-effect transistors only
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ（metal oxide
semiconductor）トランジスタを集積化してなるＭＯＳ
集積回路など、絶縁ゲート形電界効果トランジスタを集
積化してなる集積回路に内蔵する場合などに好適な基準
電圧発生回路に関する。
semiconductor）トランジスタを集積化してなるＭＯＳ
集積回路など、絶縁ゲート形電界効果トランジスタを集
積化してなる集積回路に内蔵する場合などに好適な基準
電圧発生回路に関する。
【０００２】たとえば、ＤＲＡＭ（dynamic random acc
ess memory）においては、高集積化に伴い、降圧回路を
内蔵し、外部から供給される電源電圧、たとえば、５
［Ｖ］を３［Ｖ］に降圧し、これを内部電源電圧とする
ことが行われているが、この降圧回路を構成するのに基
準電圧発生回路が必要とされる。
ess memory）においては、高集積化に伴い、降圧回路を
内蔵し、外部から供給される電源電圧、たとえば、５
［Ｖ］を３［Ｖ］に降圧し、これを内部電源電圧とする
ことが行われているが、この降圧回路を構成するのに基
準電圧発生回路が必要とされる。
【０００３】また、デジタル信号をアナログ信号に変換
するＤＡコンバータや、アナログ信号をデジタル信号に
変換するＡＤコンバータ等のアナログ集積回路を構成す
る場合においても、基準電圧発生回路が必要とされる。
するＤＡコンバータや、アナログ信号をデジタル信号に
変換するＡＤコンバータ等のアナログ集積回路を構成す
る場合においても、基準電圧発生回路が必要とされる。
【０００４】ここに、一般に、基準電圧は、温度に依存
しない一定の電圧であることが望まれるが、ＭＯＳ集積
回路においては、動作速度は、電源電圧に比例し、温度
に反比例することになるので、特に、基準電圧を内部電
源電圧を生成する降圧回路に使用する場合には、基準電
圧は、正の温度特性を有していることが望まれる。
しない一定の電圧であることが望まれるが、ＭＯＳ集積
回路においては、動作速度は、電源電圧に比例し、温度
に反比例することになるので、特に、基準電圧を内部電
源電圧を生成する降圧回路に使用する場合には、基準電
圧は、正の温度特性を有していることが望まれる。
【０００５】また、集積回路においては、製造プロセス
の増加は、コストの上昇を招くことになるので、集積回
路に内蔵される基準電圧発生回路は、製造プロセスを増
加させない構成であることが必要とされる。
の増加は、コストの上昇を招くことになるので、集積回
路に内蔵される基準電圧発生回路は、製造プロセスを増
加させない構成であることが必要とされる。
【０００６】
【従来の技術】従来、基準電圧発生回路として、図２２
に、その回路図を示すようなものが提案されている。
に、その回路図を示すようなものが提案されている。
【０００７】この基準電圧発生回路は、バンドギャップ
参照回路と称されるものであり、図中、１は外部から供
給される電源電圧ＶＣＣ（非安定化電圧）を供給するＶ
ＣＣ電源線、２〜５は抵抗、６はダイオード、７、８は
ＮＰＮトランジスタである。
参照回路と称されるものであり、図中、１は外部から供
給される電源電圧ＶＣＣ（非安定化電圧）を供給するＶ
ＣＣ電源線、２〜５は抵抗、６はダイオード、７、８は
ＮＰＮトランジスタである。
【０００８】このバンドギャップ参照回路は、ＮＰＮト
ランジスタ８のベース・エミッタ間電圧ＶBEと抵抗４の
電圧降下Ｖ4との和からなる基準電圧Ｖrefをノード９に
得るとするものである。
ランジスタ８のベース・エミッタ間電圧ＶBEと抵抗４の
電圧降下Ｖ4との和からなる基準電圧Ｖrefをノード９に
得るとするものである。
【０００９】このバンドギャップ参照回路においては、
ＮＰＮトランジスタ７、８を必要とすることから、たと
えば、Ｐ型シリコン基板に、このバンドギャップ参照回
路を構成する場合には、いわゆるトリプル・ウエル・プ
ロセスを必要とする。
ＮＰＮトランジスタ７、８を必要とすることから、たと
えば、Ｐ型シリコン基板に、このバンドギャップ参照回
路を構成する場合には、いわゆるトリプル・ウエル・プ
ロセスを必要とする。
【００１０】即ち、図２３に示すように、Ｐ型シリコン
基板１０にＮウエル１１を形成した後、このＮウエル１
１内にＰウエル１２を形成し、更に、その後、Ｐウエル
１２内にＮウエル１３を形成するというプロセスを必要
とする。
基板１０にＮウエル１１を形成した後、このＮウエル１
１内にＰウエル１２を形成し、更に、その後、Ｐウエル
１２内にＮウエル１３を形成するというプロセスを必要
とする。
【００１１】確かに、このようにする場合には、Ｐ型シ
リコン基板１０にＮＰＮ三重拡散型バイポーラトランジ
スタを形成することができるので、バンドギャップ参照
回路を構成することができる。
リコン基板１０にＮＰＮ三重拡散型バイポーラトランジ
スタを形成することができるので、バンドギャップ参照
回路を構成することができる。
【００１２】しかし、ＭＯＳ集積回路は、ツイン・ウエ
ル・プロセスで製造することができることから、このＭ
ＯＳ集積回路にトリプル・ウエル・プロセスを必要とす
るバンドギャップ参照回路を内蔵させようとする場合に
は、製造プロセスが増加し、その分、コストが上昇して
しまうという問題点があった。
ル・プロセスで製造することができることから、このＭ
ＯＳ集積回路にトリプル・ウエル・プロセスを必要とす
るバンドギャップ参照回路を内蔵させようとする場合に
は、製造プロセスが増加し、その分、コストが上昇して
しまうという問題点があった。
【００１３】また、たとえば、ラップトップ型パソコン
で使用されるＤＲＡＭにおいては、消費電力を低減化
し、電池の消耗を防ぐために、スタンバイ状態での消費
電流を数１０μＡ以下に抑えることが要請されている。
で使用されるＤＲＡＭにおいては、消費電力を低減化
し、電池の消耗を防ぐために、スタンバイ状態での消費
電流を数１０μＡ以下に抑えることが要請されている。
【００１４】しかし、バンドギャップ参照回路は、消費
電流を２０μＡ以下に抑えることが困難であり、ラップ
トップ型パソコンで使用されるＤＲＡＭなどに内蔵する
ことは適当でない。
電流を２０μＡ以下に抑えることが困難であり、ラップ
トップ型パソコンで使用されるＤＲＡＭなどに内蔵する
ことは適当でない。
【００１５】もっとも、バンドギャップ参照回路におい
ては、電流を規定している要素は抵抗２であることか
ら、抵抗２をメガオーム以上の値にすれば、消費電流の
低減化は可能である。
ては、電流を規定している要素は抵抗２であることか
ら、抵抗２をメガオーム以上の値にすれば、消費電流の
低減化は可能である。
【００１６】しかし、集積回路において、メガオーム以
上の抵抗を形成するには、かなりの面積を必要とし、メ
ガオーム以上の抵抗を形成することは現実には不可能で
あり、現実的に形成できる最大の抵抗は数１００キロオ
ームであり、これを使用すると、消費電流を現在よりも
小さくすることは不可能である。
上の抵抗を形成するには、かなりの面積を必要とし、メ
ガオーム以上の抵抗を形成することは現実には不可能で
あり、現実的に形成できる最大の抵抗は数１００キロオ
ームであり、これを使用すると、消費電流を現在よりも
小さくすることは不可能である。
【００１７】そこで、また、従来、基準電圧発生回路と
して、図２４に、その回路図を示すようなものが提案さ
れている。
して、図２４に、その回路図を示すようなものが提案さ
れている。
【００１８】この基準電圧発生回路は、ｎＭＯＳトラン
ジスタのしきい値電圧を利用しようとするものであり、
１５は外部から供給される電源電圧ＶＣＣ（非安定化電
圧）を供給するＶＣＣ電源線である。
ジスタのしきい値電圧を利用しようとするものであり、
１５は外部から供給される電源電圧ＶＣＣ（非安定化電
圧）を供給するＶＣＣ電源線である。
【００１９】また、１６、１７はエンハンスメント形の
ｎＭＯＳトランジスタ、１８は定電流源回路であり、１
９、２０はカレントミラー回路を構成するエンハンスメ
ント形のｐＭＯＳトランジスタ、２１は抵抗である。
ｎＭＯＳトランジスタ、１８は定電流源回路であり、１
９、２０はカレントミラー回路を構成するエンハンスメ
ント形のｐＭＯＳトランジスタ、２１は抵抗である。
【００２０】この基準電圧発生回路は、ｎＭＯＳトラン
ジスタ１６、１７のゲート・ソース間電圧がそれぞれス
レッショルド電圧ＶTHとなるようにし、２×ＶTHの電圧
を基準電圧Ｖrefとしてノード２２に得るとするもので
ある。
ジスタ１６、１７のゲート・ソース間電圧がそれぞれス
レッショルド電圧ＶTHとなるようにし、２×ＶTHの電圧
を基準電圧Ｖrefとしてノード２２に得るとするもので
ある。
【００２１】この基準電圧発生回路は、ｎＭＯＳトラン
ジスタ、ｐＭＯＳトランジスタ及び抵抗から構成されて
いるので、ＭＯＳ集積回路に内蔵する場合においても、
ツイン・ウエル・プロセスで済むし、消費電流も少なく
することができる。
ジスタ、ｐＭＯＳトランジスタ及び抵抗から構成されて
いるので、ＭＯＳ集積回路に内蔵する場合においても、
ツイン・ウエル・プロセスで済むし、消費電流も少なく
することができる。
【００２２】
【発明が解決しようとする課題】しかし、この基準電圧
発生回路においては、電源電圧ＶＣＣに対する基準電圧
Ｖrefの安定性を考慮して、ｎＭＯＳトランジスタ１
６、１７のゲート・ソース間電圧は、それぞれ、スレッ
ショルド電圧ＶTHとなるように設定される。
発生回路においては、電源電圧ＶＣＣに対する基準電圧
Ｖrefの安定性を考慮して、ｎＭＯＳトランジスタ１
６、１７のゲート・ソース間電圧は、それぞれ、スレッ
ショルド電圧ＶTHとなるように設定される。
【００２３】ここに、ｎＭＯＳトランジスタのスレッシ
ョルド電圧ＶTHは、ドレイン電流が一定の場合における
温度特性が負となるため、この基準電圧発生回路から発
生される基準電圧Ｖrefは、図２５に示すように、負の
温度特性を示してしまう。
ョルド電圧ＶTHは、ドレイン電流が一定の場合における
温度特性が負となるため、この基準電圧発生回路から発
生される基準電圧Ｖrefは、図２５に示すように、負の
温度特性を示してしまう。
【００２４】前述したように、一般に、基準電圧Ｖref
は、温度に依存しない一定の電圧であることが望まれ、
特に、基準電圧を内部電源電圧を生成する降圧回路に使
用する場合には、ＭＯＳ集積回路の動作速度は、電源電
圧に比例し、温度に反比例することから、基準電圧Ｖre
fは、正の温度特性を有していることが望まれる。
は、温度に依存しない一定の電圧であることが望まれ、
特に、基準電圧を内部電源電圧を生成する降圧回路に使
用する場合には、ＭＯＳ集積回路の動作速度は、電源電
圧に比例し、温度に反比例することから、基準電圧Ｖre
fは、正の温度特性を有していることが望まれる。
【００２５】ここに、ｎＭＯＳトランジスタ１６、１７
のゲート・ソース間電圧がドレイン電流一定の下におい
て正の温度特性を示す領域、たとえば、ｎＭＯＳトラン
ジスタ１６、１７のゲート・ソース間電圧が２［Ｖ］と
なるようにバイアスする場合には、この基準電圧発生回
路から発生される基準電圧Ｖrefの温度特性を正とする
ことができる。
のゲート・ソース間電圧がドレイン電流一定の下におい
て正の温度特性を示す領域、たとえば、ｎＭＯＳトラン
ジスタ１６、１７のゲート・ソース間電圧が２［Ｖ］と
なるようにバイアスする場合には、この基準電圧発生回
路から発生される基準電圧Ｖrefの温度特性を正とする
ことができる。
【００２６】しかし、この場合には、ｎＭＯＳトランジ
スタ１６、１７は、ゲート長（チャネル幅）が長く、ゲ
ート幅（チャネル長）の狭い、いわゆるナロー・トラン
ジスタとする必要がある。
スタ１６、１７は、ゲート長（チャネル幅）が長く、ゲ
ート幅（チャネル長）の狭い、いわゆるナロー・トラン
ジスタとする必要がある。
【００２７】ところが、このようにすると、ｎＭＯＳト
ランジスタ１６、１７は、ドレイン出力インピーダンス
の高い、いわゆる五極管領域での動作を行うことになっ
てしまう。
ランジスタ１６、１７は、ドレイン出力インピーダンス
の高い、いわゆる五極管領域での動作を行うことになっ
てしまう。
【００２８】このため、ｎＭＯＳトランジスタ１６、１
７を定電流源回路１８で駆動すると、電流源同士を直列
に接続した状態、即ち、内部抵抗の高い回路同士を直列
に接続した状態となり、出力電圧である基準電圧Ｖref
は、電源電圧ＶＣＣの変動に対して極めて不安定なもの
となってしまう。
７を定電流源回路１８で駆動すると、電流源同士を直列
に接続した状態、即ち、内部抵抗の高い回路同士を直列
に接続した状態となり、出力電圧である基準電圧Ｖref
は、電源電圧ＶＣＣの変動に対して極めて不安定なもの
となってしまう。
【００２９】本発明は、かかる点に鑑み、安定した基準
電圧を得ることができ、しかも、製造プロセスの増加を
招くことなく、絶縁ゲート形電界効果トランジスタを集
積化してなる集積回路に内蔵することができ、かつ、消
費電流の低減化を図ることができるようにした基準電圧
発生回路を提供することを目的とする。
電圧を得ることができ、しかも、製造プロセスの増加を
招くことなく、絶縁ゲート形電界効果トランジスタを集
積化してなる集積回路に内蔵することができ、かつ、消
費電流の低減化を図ることができるようにした基準電圧
発生回路を提供することを目的とする。
【００３０】
第１の発明・・図１ 図１は本発明中、第１の発明の原理説明図であり、図
中、２３は非安定化電圧ＶＡを供給する非安定化電圧
線、２４は負荷手段、２４Ａは負荷手段２４の一端、２
４Ｂは負荷手段２４の他端である。
中、２３は非安定化電圧ＶＡを供給する非安定化電圧
線、２４は負荷手段、２４Ａは負荷手段２４の一端、２
４Ｂは負荷手段２４の他端である。
【００３１】また、２５はエンハンスメント形のｎチャ
ネル絶縁ゲート形電界効果トランジスタ、２６は絶縁ゲ
ート形電界効果トランジスタを駆動素子とするソースホ
ロア回路であり、２６Ａは入力端、２６Ｂは出力端であ
る。
ネル絶縁ゲート形電界効果トランジスタ、２６は絶縁ゲ
ート形電界効果トランジスタを駆動素子とするソースホ
ロア回路であり、２６Ａは入力端、２６Ｂは出力端であ
る。
【００３２】また、２６Ｃ、２６Ｄはそれぞれソースホ
ロア回路２６の電源端、接地端であり、この第１の発明
による基準電圧発生回路は、ｎチャネル絶縁ゲート形電
界効果トランジスタ２５のドレイン、即ち、ノード２７
に基準電圧Ｖrefを得るとするものである。
ロア回路２６の電源端、接地端であり、この第１の発明
による基準電圧発生回路は、ｎチャネル絶縁ゲート形電
界効果トランジスタ２５のドレイン、即ち、ノード２７
に基準電圧Ｖrefを得るとするものである。
【００３３】即ち、本発明中、第１の発明による基準電
圧発生回路は、一端２４Ａを非安定化電圧ＶＡを供給す
る非安定化電圧線２３に接続された負荷手段２４と、ド
レインを負荷手段２４の他端２４Ｂに接続され、ソース
を接地されたエンハンスメント形のｎチャネル絶縁ゲー
ト形電界効果トランジスタ２５と、絶縁ゲート形電界効
果トランジスタを駆動素子とし、入力端２６Ａをｎチャ
ネル絶縁ゲート形電界効果トランジスタ２５のドレイン
に接続され、出力端２６Ｂをｎチャネル絶縁ゲート形電
界効果トランジスタ２５のゲートに接続されたソースホ
ロア回路２６とを設けて構成し、ｎチャネル絶縁ゲート
形電界効果トランジスタ２５のドレイン、即ち、ノード
２７に基準電圧Ｖrefを得るというものである。
圧発生回路は、一端２４Ａを非安定化電圧ＶＡを供給す
る非安定化電圧線２３に接続された負荷手段２４と、ド
レインを負荷手段２４の他端２４Ｂに接続され、ソース
を接地されたエンハンスメント形のｎチャネル絶縁ゲー
ト形電界効果トランジスタ２５と、絶縁ゲート形電界効
果トランジスタを駆動素子とし、入力端２６Ａをｎチャ
ネル絶縁ゲート形電界効果トランジスタ２５のドレイン
に接続され、出力端２６Ｂをｎチャネル絶縁ゲート形電
界効果トランジスタ２５のゲートに接続されたソースホ
ロア回路２６とを設けて構成し、ｎチャネル絶縁ゲート
形電界効果トランジスタ２５のドレイン、即ち、ノード
２７に基準電圧Ｖrefを得るというものである。
【００３４】第２の発明・・図２ 図２は本発明中、第２の発明の原理説明図であり、図
中、２９は非安定化電圧ＶＡを供給する非安定化電圧
線、３０は負荷手段、３０Ａは負荷手段３０の一端、３
０Ｂは負荷手段３０の他端である。
中、２９は非安定化電圧ＶＡを供給する非安定化電圧
線、３０は負荷手段、３０Ａは負荷手段３０の一端、３
０Ｂは負荷手段３０の他端である。
【００３５】また、３１はエンハンスメント形のｎチャ
ネル絶縁ゲート形電界効果トランジスタ、３２、３３、
３４は絶縁ゲート形電界効果トランジスタを駆動素子と
するソースホロア回路であり、これらソースホロア回路
３２、３３、３４は縦列接続されている。
ネル絶縁ゲート形電界効果トランジスタ、３２、３３、
３４は絶縁ゲート形電界効果トランジスタを駆動素子と
するソースホロア回路であり、これらソースホロア回路
３２、３３、３４は縦列接続されている。
【００３６】なお、３２Ａ、３２Ｂ、３２Ｃ、３２Ｄ
は、それぞれ、ソースホロア回路３２の入力端、出力
端、電源端、接地端、３３Ａ、３３Ｂ、３３Ｃ、３３Ｄ
は、それぞれ、ソースホロア回路３３の入力端、出力
端、電源端、接地端である。
は、それぞれ、ソースホロア回路３２の入力端、出力
端、電源端、接地端、３３Ａ、３３Ｂ、３３Ｃ、３３Ｄ
は、それぞれ、ソースホロア回路３３の入力端、出力
端、電源端、接地端である。
【００３７】また、３４Ａ、３４Ｂ、３４Ｃ、３４Ｄ
は、それぞれ、ソースホロア回路３４の入力端、出力
端、電源端、接地端であり、この第２の発明による基準
電圧発生回路は、ｎチャネル絶縁ゲート形電界効果トラ
ンジスタ３１のドレイン、即ち、ノード３５に基準電圧
Ｖrefを得るとするものである。
は、それぞれ、ソースホロア回路３４の入力端、出力
端、電源端、接地端であり、この第２の発明による基準
電圧発生回路は、ｎチャネル絶縁ゲート形電界効果トラ
ンジスタ３１のドレイン、即ち、ノード３５に基準電圧
Ｖrefを得るとするものである。
【００３８】即ち、本発明中、第２の発明による基準電
圧発生回路は、一端３０Ａを非安定化電圧ＶＡを供給す
る非安定化電圧線２９に接続された負荷手段３０と、ド
レインを負荷手段３０の他端３０Ｂに接続され、ソース
を接地されたエンハンスメント形のｎチャネル絶縁ゲー
ト形電界効果トランジスタ３１と、絶縁ゲート形電界効
果トランジスタを駆動素子とし、かつ、継続接続され、
初段のソースホロア回路３２の入力端３２Ａをｎチャネ
ル絶縁ゲート形電界効果トランジスタ３１のドレインに
接続され、最終段のソースホロア回路３４の出力端３４
Ｂをｎチャネル絶縁ゲート形電界効果トランジスタ３１
のゲートに接続された複数のソースホロア回路、たとえ
ば、３個のソースホロア回路３２〜３４とを備えて構成
され、ｎチャネル絶縁ゲート形電界効果トランジスタ３
１のドレイン、即ち、ノード３５に基準電圧Ｖrefを得
るというものである。
圧発生回路は、一端３０Ａを非安定化電圧ＶＡを供給す
る非安定化電圧線２９に接続された負荷手段３０と、ド
レインを負荷手段３０の他端３０Ｂに接続され、ソース
を接地されたエンハンスメント形のｎチャネル絶縁ゲー
ト形電界効果トランジスタ３１と、絶縁ゲート形電界効
果トランジスタを駆動素子とし、かつ、継続接続され、
初段のソースホロア回路３２の入力端３２Ａをｎチャネ
ル絶縁ゲート形電界効果トランジスタ３１のドレインに
接続され、最終段のソースホロア回路３４の出力端３４
Ｂをｎチャネル絶縁ゲート形電界効果トランジスタ３１
のゲートに接続された複数のソースホロア回路、たとえ
ば、３個のソースホロア回路３２〜３４とを備えて構成
され、ｎチャネル絶縁ゲート形電界効果トランジスタ３
１のドレイン、即ち、ノード３５に基準電圧Ｖrefを得
るというものである。
【００３９】
第１の発明・・図１ 本発明中、第１の発明においては、ｎチャネル絶縁ゲー
ト形電界効果トランジスタ２５のゲート・ソース間電圧
をＶ１、ソースホロア回路２６の入力端２６Ａと出力端
２６Ｂとの間の電圧をＶ２とすると、基準電圧Ｖrefと
してＶ１＋Ｖ２をノード２７に得ることができる。
ト形電界効果トランジスタ２５のゲート・ソース間電圧
をＶ１、ソースホロア回路２６の入力端２６Ａと出力端
２６Ｂとの間の電圧をＶ２とすると、基準電圧Ｖrefと
してＶ１＋Ｖ２をノード２７に得ることができる。
【００４０】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ソースホロア
回路２６の出力電圧が上昇し、この結果、ｎチャネル絶
縁ゲート形電界効果トランジスタ２５のゲート電圧が上
昇し、ｎチャネル絶縁ゲート形電界効果トランジスタ２
５のオン抵抗が小さくなり、基準電圧Ｖrefは下降して
安定する。
からの何らかの擾乱のために上昇すると、ソースホロア
回路２６の出力電圧が上昇し、この結果、ｎチャネル絶
縁ゲート形電界効果トランジスタ２５のゲート電圧が上
昇し、ｎチャネル絶縁ゲート形電界効果トランジスタ２
５のオン抵抗が小さくなり、基準電圧Ｖrefは下降して
安定する。
【００４１】また、逆に、基準電圧Ｖrefが下降する
と、ソースホロア回路２６の出力電圧が下降し、この結
果、ｎチャネル絶縁ゲート形電界効果トランジスタ２５
のゲート電圧が下降し、ｎチャネル絶縁ゲート形電界効
果トランジスタ２５のオン抵抗が高くなり、基準電圧Ｖ
refは、上昇して安定する。
と、ソースホロア回路２６の出力電圧が下降し、この結
果、ｎチャネル絶縁ゲート形電界効果トランジスタ２５
のゲート電圧が下降し、ｎチャネル絶縁ゲート形電界効
果トランジスタ２５のオン抵抗が高くなり、基準電圧Ｖ
refは、上昇して安定する。
【００４２】このように、この第１の発明によれば、基
準電圧Ｖrefは、ソースホロア回路２６を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
準電圧Ｖrefは、ソースホロア回路２６を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
【００４３】また、この第１の発明においては、負荷手
段２４と、ｎチャネル絶縁ゲート形電界効果トランジス
タ２５と、絶縁ゲート形電界効果トランジスタを駆動素
子とするソースホロア回路２６とを構成要素としてい
る。
段２４と、ｎチャネル絶縁ゲート形電界効果トランジス
タ２５と、絶縁ゲート形電界効果トランジスタを駆動素
子とするソースホロア回路２６とを構成要素としてい
る。
【００４４】ここに、負荷手段２４は、抵抗又は絶縁ゲ
ート形電界効果トランジスタで構成することができ、ソ
ースホロア回路２６の負荷素子も抵抗又は絶縁ゲート形
電界効果トランジスタで構成することができる。
ート形電界効果トランジスタで構成することができ、ソ
ースホロア回路２６の負荷素子も抵抗又は絶縁ゲート形
電界効果トランジスタで構成することができる。
【００４５】したがって、この第１の発明によれば、絶
縁ゲート形電界効果トランジスタと抵抗又は絶縁ゲート
形電界効果トランジスタのみで基準電圧発生回路を構成
することができるので、製造プロセスを増加させること
なく、絶縁ゲート形電界効果トランジスタを集積化して
なる集積回路に内蔵することができる。
縁ゲート形電界効果トランジスタと抵抗又は絶縁ゲート
形電界効果トランジスタのみで基準電圧発生回路を構成
することができるので、製造プロセスを増加させること
なく、絶縁ゲート形電界効果トランジスタを集積化して
なる集積回路に内蔵することができる。
【００４６】また、この第１の発明によれば、高抵抗を
設けることなく、回路に流れる電流を少なくすることが
でき、消費電流を少なくすることができる。
設けることなく、回路に流れる電流を少なくすることが
でき、消費電流を少なくすることができる。
【００４７】第２の発明・・図２ 本発明中、第２の発明においては、ｎチャネル絶縁ゲー
ト形電界効果トランジスタ３１のゲート・ソース間電圧
をＶ１、ソースホロア回路３２の入力端３２Ａと出力端
３２Ｂとの間の電圧をＶ２、ソースホロア回路３３の入
力端３３Ａと出力端３３Ｂとの間の電圧をＶ３、ソース
ホロア回路３４の入力端３４Ａと出力端３４Ｂとの間の
電圧をＶ４とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ
２＋Ｖ３＋Ｖ４をノード３５に得ることができる。
ト形電界効果トランジスタ３１のゲート・ソース間電圧
をＶ１、ソースホロア回路３２の入力端３２Ａと出力端
３２Ｂとの間の電圧をＶ２、ソースホロア回路３３の入
力端３３Ａと出力端３３Ｂとの間の電圧をＶ３、ソース
ホロア回路３４の入力端３４Ａと出力端３４Ｂとの間の
電圧をＶ４とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ
２＋Ｖ３＋Ｖ４をノード３５に得ることができる。
【００４８】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ソースホロア
回路３２の出力電圧が上昇し、ソースホロア回路３３の
出力電圧が上昇し、ソースホロア回路３４の出力電圧が
上昇し、この結果、ｎチャネル絶縁ゲート形電界効果ト
ランジスタ３１のゲート電圧が上昇し、ｎチャネル絶縁
ゲート形電界効果トランジスタ３１のオン抵抗が小さく
なり、基準電圧Ｖrefは、下降して安定する。
からの何らかの擾乱のために上昇すると、ソースホロア
回路３２の出力電圧が上昇し、ソースホロア回路３３の
出力電圧が上昇し、ソースホロア回路３４の出力電圧が
上昇し、この結果、ｎチャネル絶縁ゲート形電界効果ト
ランジスタ３１のゲート電圧が上昇し、ｎチャネル絶縁
ゲート形電界効果トランジスタ３１のオン抵抗が小さく
なり、基準電圧Ｖrefは、下降して安定する。
【００４９】また、逆に、基準電圧Ｖrefが下降する
と、ソースホロア回路３２の出力電圧が下降し、ソース
ホロア回路３３の出力電圧が下降し、ソースホロア回路
３４の出力電圧が下降し、この結果、ｎチャネル絶縁ゲ
ート形電界効果トランジスタ３１のゲート電圧が下降
し、ｎチャネル絶縁ゲート形電界効果トランジスタ３１
のオン抵抗が高くなり、基準電圧Ｖrefは上昇して安定
する。
と、ソースホロア回路３２の出力電圧が下降し、ソース
ホロア回路３３の出力電圧が下降し、ソースホロア回路
３４の出力電圧が下降し、この結果、ｎチャネル絶縁ゲ
ート形電界効果トランジスタ３１のゲート電圧が下降
し、ｎチャネル絶縁ゲート形電界効果トランジスタ３１
のオン抵抗が高くなり、基準電圧Ｖrefは上昇して安定
する。
【００５０】このように、この第２の発明によれば、基
準電圧Ｖrefは、ソースホロア回路３２、３３、３４を
介してフィードバック制御されるので、電圧値一定の安
定化した基準電圧Ｖrefを得ることができる。
準電圧Ｖrefは、ソースホロア回路３２、３３、３４を
介してフィードバック制御されるので、電圧値一定の安
定化した基準電圧Ｖrefを得ることができる。
【００５１】また、この第２の発明においては、負荷手
段３０と、ｎチャネル絶縁ゲート形電界効果トランジス
タ３１と、絶縁ゲート形電界効果トランジスタを駆動素
子とするソースホロア回路３２〜３４とを構成要素とし
ている。
段３０と、ｎチャネル絶縁ゲート形電界効果トランジス
タ３１と、絶縁ゲート形電界効果トランジスタを駆動素
子とするソースホロア回路３２〜３４とを構成要素とし
ている。
【００５２】ここに、負荷手段３０は、抵抗又は絶縁ゲ
ート形電界効果トランジスタで構成することができ、ソ
ースホロア回路３２〜３４の負荷素子も抵抗又は絶縁ゲ
ート形電界効果トランジスタで構成することができる。
ート形電界効果トランジスタで構成することができ、ソ
ースホロア回路３２〜３４の負荷素子も抵抗又は絶縁ゲ
ート形電界効果トランジスタで構成することができる。
【００５３】したがって、この第２の発明によれば、絶
縁ゲート形電界効果トランジスタと抵抗又は絶縁ゲート
形電界効果トランジスタのみで基準電圧発生回路を構成
することができるので、製造プロセスを増加させること
なく、絶縁ゲート形電界効果トランジスタを集積化して
なる集積回路に内蔵することができる。
縁ゲート形電界効果トランジスタと抵抗又は絶縁ゲート
形電界効果トランジスタのみで基準電圧発生回路を構成
することができるので、製造プロセスを増加させること
なく、絶縁ゲート形電界効果トランジスタを集積化して
なる集積回路に内蔵することができる。
【００５４】また、この第２の発明によれば、高抵抗を
設けることなく、回路に流れる電流を少なくすることが
でき、消費電流を少なくすることができる。
設けることなく、回路に流れる電流を少なくすることが
でき、消費電流を少なくすることができる。
【００５５】
【実施例】以下、図３〜図２１を参照して、本発明の第
１実施例〜第１４実施例について説明する。
１実施例〜第１４実施例について説明する。
【００５６】第１実施例・・図３、図４ 図３は本発明の第１実施例を示す回路図である。図中、
３７は外部から供給される電源電圧ＶＣＣ（非安定化電
圧）を供給するＶＣＣ電源線、３８は負荷手段をなすデ
ィプリーション形のｐＭＯＳトランジスタである。
３７は外部から供給される電源電圧ＶＣＣ（非安定化電
圧）を供給するＶＣＣ電源線、３８は負荷手段をなすデ
ィプリーション形のｐＭＯＳトランジスタである。
【００５７】また、３９はエンハンスメント形のｎＭＯ
Ｓトランジスタ、４０はソースホロア回路であり、４１
は駆動素子をなすエンハンスメント形のｎＭＯＳトラン
ジスタ、４２は負荷素子をなす抵抗である。
Ｓトランジスタ、４０はソースホロア回路であり、４１
は駆動素子をなすエンハンスメント形のｎＭＯＳトラン
ジスタ、４２は負荷素子をなす抵抗である。
【００５８】ここに、ｐＭＯＳトランジスタ３８は、ソ
ース及びゲートをＶＣＣ電源線３７に接続され、ドレイ
ンをｎＭＯＳトランジスタ３９のドレインに接続され、
ｎＭＯＳトランジスタ３９は、ソースを接地されてい
る。
ース及びゲートをＶＣＣ電源線３７に接続され、ドレイ
ンをｎＭＯＳトランジスタ３９のドレインに接続され、
ｎＭＯＳトランジスタ３９は、ソースを接地されてい
る。
【００５９】また、ｎＭＯＳトランジスタ４１は、ドレ
インをＶＣＣ電源線３７に接続され、ゲートをノード４
３に接続され、ソースをｎＭＯＳトランジスタ３９のゲ
ートに接続されており、抵抗４２は、一端をｎＭＯＳト
ランジスタ４１のソースに接続され、他端を接地されて
いる。
インをＶＣＣ電源線３７に接続され、ゲートをノード４
３に接続され、ソースをｎＭＯＳトランジスタ３９のゲ
ートに接続されており、抵抗４２は、一端をｎＭＯＳト
ランジスタ４１のソースに接続され、他端を接地されて
いる。
【００６０】この第１実施例においては、ｎＭＯＳトラ
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２とする
と、基準電圧Ｖrefとして、Ｖ１＋Ｖ２をノード４３に
得ることができる。
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２とする
と、基準電圧Ｖrefとして、Ｖ１＋Ｖ２をノード４３に
得ることができる。
【００６１】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、この結果、ｎＭＯ
Ｓトランジスタ３９のゲート電圧が上昇し、ｎＭＯＳト
ランジスタ３９のオン抵抗が小さくなり、基準電圧Ｖre
fは下降して安定する。
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、この結果、ｎＭＯ
Ｓトランジスタ３９のゲート電圧が上昇し、ｎＭＯＳト
ランジスタ３９のオン抵抗が小さくなり、基準電圧Ｖre
fは下降して安定する。
【００６２】また、逆に、基準電圧Ｖrefが下降する
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
この結果、ｎＭＯＳトランジスタ３９のゲート電圧が下
降し、ｎＭＯＳトランジスタ３９のオン抵抗が高くな
り、基準電圧Ｖrefは上昇して安定する。
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
この結果、ｎＭＯＳトランジスタ３９のゲート電圧が下
降し、ｎＭＯＳトランジスタ３９のオン抵抗が高くな
り、基準電圧Ｖrefは上昇して安定する。
【００６３】このように、この第１実施例によれば、基
準電圧Ｖrefは、ソースホロア回路４０を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
準電圧Ｖrefは、ソースホロア回路４０を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
【００６４】また、この第１実施例においては、Ｖ１、
Ｖ２を温度特性が逆となる領域、たとえば、図４に示す
ように、Ｖ１を｜∂ＶG／∂Ｔ｜Id=const＜０となる領
域、即ち、ドレイン電流Ｉdを一定とした場合における
温度に対するゲート電圧ＶGの変化が負となる領域に設
定し、Ｖ２を｜∂ＶG／∂Ｔ｜Id=const＞０となる領
域、即ち、ドレイン電流Ｉdを一定とした場合における
温度に対するゲート電圧ＶGの変化が正となる領域に設
定する場合には、基準電圧Ｖrefの温度係数を「０」と
することができる。
Ｖ２を温度特性が逆となる領域、たとえば、図４に示す
ように、Ｖ１を｜∂ＶG／∂Ｔ｜Id=const＜０となる領
域、即ち、ドレイン電流Ｉdを一定とした場合における
温度に対するゲート電圧ＶGの変化が負となる領域に設
定し、Ｖ２を｜∂ＶG／∂Ｔ｜Id=const＞０となる領
域、即ち、ドレイン電流Ｉdを一定とした場合における
温度に対するゲート電圧ＶGの変化が正となる領域に設
定する場合には、基準電圧Ｖrefの温度係数を「０」と
することができる。
【００６５】また、Ｖ１を｜∂ＶG／∂Ｔ｜Id=const＞
０となる領域、即ち、ドレイン電流Ｉdを一定とした場
合における温度に対するゲート電圧ＶGの変化が正とな
る領域に設定し、Ｖ２を｜∂ＶG／∂Ｔ｜Id=const＜０
となる領域、即ち、ドレイン電流Ｉdを一定とした場合
における温度に対するゲート電圧ＶGの変化が負となる
領域に設定する場合においても、基準電圧Ｖrefの温度
係数を「０」とすることができる。
０となる領域、即ち、ドレイン電流Ｉdを一定とした場
合における温度に対するゲート電圧ＶGの変化が正とな
る領域に設定し、Ｖ２を｜∂ＶG／∂Ｔ｜Id=const＜０
となる領域、即ち、ドレイン電流Ｉdを一定とした場合
における温度に対するゲート電圧ＶGの変化が負となる
領域に設定する場合においても、基準電圧Ｖrefの温度
係数を「０」とすることができる。
【００６６】この場合には、ｎＭＯＳトランジスタ３９
は、単体では出力内部抵抗が高くなるように構成する必
要があるが、このｎＭＯＳトランジスタ３９はソースホ
ロア回路４０を介してフィードバック制御されるので、
出力内部抵抗を下げることができ、基準電圧Ｖrefの安
定性を確保することができる。
は、単体では出力内部抵抗が高くなるように構成する必
要があるが、このｎＭＯＳトランジスタ３９はソースホ
ロア回路４０を介してフィードバック制御されるので、
出力内部抵抗を下げることができ、基準電圧Ｖrefの安
定性を確保することができる。
【００６７】これに対して、Ｖ１、Ｖ２を共に｜∂ＶG
／∂Ｔ｜Id=const＞０となる領域、即ち、ドレイン電流
Ｉdを一定とした場合における温度に対するゲート電圧
ＶGの変化が正となる領域に設定する場合には、基準電
圧Ｖrefの温度係数を正にすることができる。
／∂Ｔ｜Id=const＞０となる領域、即ち、ドレイン電流
Ｉdを一定とした場合における温度に対するゲート電圧
ＶGの変化が正となる領域に設定する場合には、基準電
圧Ｖrefの温度係数を正にすることができる。
【００６８】この場合においても、ｎＭＯＳトランジス
タ３９は、単体では出力内部抵抗が高くなるように構成
する必要があるが、このｎＭＯＳトランジスタ３９はソ
ースホロア回路４０を介してフィードバック制御される
ので、出力内部抵抗を下げることができ、基準電圧Ｖre
fの安定性を確保することができる。
タ３９は、単体では出力内部抵抗が高くなるように構成
する必要があるが、このｎＭＯＳトランジスタ３９はソ
ースホロア回路４０を介してフィードバック制御される
ので、出力内部抵抗を下げることができ、基準電圧Ｖre
fの安定性を確保することができる。
【００６９】また、この第１実施例においては、ｐＭＯ
Ｓトランジスタ３８と、ｎＭＯＳトランジスタ３９、４
１と、抵抗４２とで構成するとしているので、製造プロ
セスを増加させることなく、ＭＯＳ集積回路に内蔵する
ことができる。
Ｓトランジスタ３８と、ｎＭＯＳトランジスタ３９、４
１と、抵抗４２とで構成するとしているので、製造プロ
セスを増加させることなく、ＭＯＳ集積回路に内蔵する
ことができる。
【００７０】また、この第１実施例によれば、ソースホ
ロア回路４０においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
ロア回路４０においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
【００７１】第２実施例・・図５ 図５は本発明の第２実施例を示す回路図である。この第
２実施例は、ｎＭＯＳトランジスタ４１のソースを抵抗
４４を介して抵抗４２の一端及びｎＭＯＳトランジスタ
３９のゲートに接続してなるソースホロア回路４５を設
け、その他については、第１実施例と同様に構成したも
のである。
２実施例は、ｎＭＯＳトランジスタ４１のソースを抵抗
４４を介して抵抗４２の一端及びｎＭＯＳトランジスタ
３９のゲートに接続してなるソースホロア回路４５を設
け、その他については、第１実施例と同様に構成したも
のである。
【００７２】この第２実施例においては、ｎＭＯＳトラ
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２、抵抗
４４の電圧降下をＶ３とすると、基準電圧Ｖrefとし
て、Ｖ１＋Ｖ２＋Ｖ３をノード４３に得ることができ
る。
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２、抵抗
４４の電圧降下をＶ３とすると、基準電圧Ｖrefとし
て、Ｖ１＋Ｖ２＋Ｖ３をノード４３に得ることができ
る。
【００７３】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、抵抗４４の他端の
電圧が上昇し、この結果、ｎＭＯＳトランジスタ３９の
ゲート電圧が上昇し、ｎＭＯＳトランジスタ３９のオン
抵抗が小さくなり、基準電圧Ｖrefは下降して安定す
る。
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、抵抗４４の他端の
電圧が上昇し、この結果、ｎＭＯＳトランジスタ３９の
ゲート電圧が上昇し、ｎＭＯＳトランジスタ３９のオン
抵抗が小さくなり、基準電圧Ｖrefは下降して安定す
る。
【００７４】また、逆に、基準電圧Ｖrefが下降する
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
抵抗４４の他端の電圧が下降し、この結果、ｎＭＯＳト
ランジスタ３９のゲート電圧が下降し、ｎＭＯＳトラン
ジスタ３９のオン抵抗が高くなり、基準電圧Ｖrefは上
昇して安定する。
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
抵抗４４の他端の電圧が下降し、この結果、ｎＭＯＳト
ランジスタ３９のゲート電圧が下降し、ｎＭＯＳトラン
ジスタ３９のオン抵抗が高くなり、基準電圧Ｖrefは上
昇して安定する。
【００７５】このように、この第２実施例によれば、基
準電圧Ｖrefは、ソースホロア回路４５を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
準電圧Ｖrefは、ソースホロア回路４５を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
【００７６】また、この第２実施例においては、ｐＭＯ
Ｓトランジスタ３８と、ｎＭＯＳトランジスタ３９、４
１と、抵抗４２、４４とで構成するとしているので、製
造プロセスを増加させることなく、ＭＯＳ集積回路に内
蔵することができる。
Ｓトランジスタ３８と、ｎＭＯＳトランジスタ３９、４
１と、抵抗４２、４４とで構成するとしているので、製
造プロセスを増加させることなく、ＭＯＳ集積回路に内
蔵することができる。
【００７７】また、この第２実施例によれば、ソースホ
ロア回路４５においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
ロア回路４５においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
【００７８】第３実施例・・図６ 図６は本発明の第３実施例を示す回路図である。この第
３実施例は、ｎＭＯＳトランジスタ４１のソースをダイ
オード接続されたｎＭＯＳトランジスタ４６を介して抵
抗４２の一端及びｎＭＯＳトランジスタ３９のゲートに
接続してなるソースホロア回路４７を設け、その他につ
いては、第１実施例と同様に構成したものである。
３実施例は、ｎＭＯＳトランジスタ４１のソースをダイ
オード接続されたｎＭＯＳトランジスタ４６を介して抵
抗４２の一端及びｎＭＯＳトランジスタ３９のゲートに
接続してなるソースホロア回路４７を設け、その他につ
いては、第１実施例と同様に構成したものである。
【００７９】この第３実施例においては、ｎＭＯＳトラ
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２、ｎＭ
ＯＳトランジスタ４６のドレイン・ソース間電圧をＶ３
とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２＋Ｖ３を
ノード４３に得ることができる。
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２、ｎＭ
ＯＳトランジスタ４６のドレイン・ソース間電圧をＶ３
とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２＋Ｖ３を
ノード４３に得ることができる。
【００８０】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、ｎＭＯＳトランジ
スタ４６のソース電圧が上昇し、この結果、ｎＭＯＳト
ランジスタ３９のゲート電圧が上昇し、ｎＭＯＳトラン
ジスタ３９のオン抵抗が小さくなり、基準電圧Ｖrefは
下降して安定する。
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、ｎＭＯＳトランジ
スタ４６のソース電圧が上昇し、この結果、ｎＭＯＳト
ランジスタ３９のゲート電圧が上昇し、ｎＭＯＳトラン
ジスタ３９のオン抵抗が小さくなり、基準電圧Ｖrefは
下降して安定する。
【００８１】また、逆に、基準電圧Ｖrefが下降する
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
ｎＭＯＳトランジスタ４６のソース電圧が下降し、この
結果、ｎＭＯＳトランジスタ３９のゲート電圧が下降
し、ｎＭＯＳトランジスタ３９のオン抵抗が高くなり、
基準電圧Ｖrefは上昇して安定する。
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
ｎＭＯＳトランジスタ４６のソース電圧が下降し、この
結果、ｎＭＯＳトランジスタ３９のゲート電圧が下降
し、ｎＭＯＳトランジスタ３９のオン抵抗が高くなり、
基準電圧Ｖrefは上昇して安定する。
【００８２】このように、この第３実施例によれば、基
準電圧Ｖrefは、ソースホロア回路４７を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
準電圧Ｖrefは、ソースホロア回路４７を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
【００８３】また、この第３実施例によれば、ｐＭＯＳ
トランジスタ３８と、ｎＭＯＳトランジスタ３９、４
１、４６と、抵抗４２とで構成するとしているので、製
造プロセスを増加させることなく、ＭＯＳ集積回路に内
蔵することができる。
トランジスタ３８と、ｎＭＯＳトランジスタ３９、４
１、４６と、抵抗４２とで構成するとしているので、製
造プロセスを増加させることなく、ＭＯＳ集積回路に内
蔵することができる。
【００８４】また、この第３実施例によれば、ソースホ
ロア回路４７においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
ロア回路４７においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
【００８５】第４実施例・・図７ 図７は本発明の第４実施例を示す回路図である。この第
４実施例は、ｎＭＯＳトランジスタ４１のソースをダイ
オード４８を介して抵抗４２の一端及びｎＭＯＳトラン
ジスタ３９のゲートに接続してなるソースホロア回路４
９を設け、その他については、第１実施例と同様に構成
したものである。
４実施例は、ｎＭＯＳトランジスタ４１のソースをダイ
オード４８を介して抵抗４２の一端及びｎＭＯＳトラン
ジスタ３９のゲートに接続してなるソースホロア回路４
９を設け、その他については、第１実施例と同様に構成
したものである。
【００８６】この第４実施例においては、ｎＭＯＳトラ
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２、ダイ
オード４８のアノード・カソード間電圧をＶ３とする
と、基準電圧Ｖrefとして、Ｖ１＋Ｖ２＋Ｖ３をノード
４３に得ることができる。
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２、ダイ
オード４８のアノード・カソード間電圧をＶ３とする
と、基準電圧Ｖrefとして、Ｖ１＋Ｖ２＋Ｖ３をノード
４３に得ることができる。
【００８７】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、ダイオード４８の
カソード電圧が上昇し、この結果、ｎＭＯＳトランジス
タ３９のゲート電圧が上昇し、ｎＭＯＳトランジスタ３
９のオン抵抗が小さくなり、基準電圧Ｖrefは下降して
安定する。
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、ダイオード４８の
カソード電圧が上昇し、この結果、ｎＭＯＳトランジス
タ３９のゲート電圧が上昇し、ｎＭＯＳトランジスタ３
９のオン抵抗が小さくなり、基準電圧Ｖrefは下降して
安定する。
【００８８】また、逆に、基準電圧Ｖrefが下降する
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
ダイオード４８のカソード電圧が下降し、この結果、ｎ
ＭＯＳトランジスタ３９のゲート電圧が下降し、ｎＭＯ
Ｓトランジスタ３９のオン抵抗が高くなり、基準電圧Ｖ
refは上昇して安定する。
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
ダイオード４８のカソード電圧が下降し、この結果、ｎ
ＭＯＳトランジスタ３９のゲート電圧が下降し、ｎＭＯ
Ｓトランジスタ３９のオン抵抗が高くなり、基準電圧Ｖ
refは上昇して安定する。
【００８９】このように、この第４実施例によれば、基
準電圧Ｖrefは、ソースホロア回路４９を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
準電圧Ｖrefは、ソースホロア回路４９を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
【００９０】また、この第４実施例によれば、ｐＭＯＳ
トランジスタ３８と、ｎＭＯＳトランジスタ３９、４１
と、ダイオード４８と、抵抗４２とで構成するとしてい
るので、製造プロセスを増加させることなく、ＭＯＳ集
積回路に内蔵することができる。
トランジスタ３８と、ｎＭＯＳトランジスタ３９、４１
と、ダイオード４８と、抵抗４２とで構成するとしてい
るので、製造プロセスを増加させることなく、ＭＯＳ集
積回路に内蔵することができる。
【００９１】また、この第４実施例によれば、ソースホ
ロア回路４９においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
ロア回路４９においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
【００９２】第５実施例・・図８ 図８は本発明の第５実施例を示す回路図である。この第
５実施例は、ｎＭＯＳトランジスタ３９、４１の負荷と
して、エンハンスメント形のｐＭＯＳトランジスタ５
０、５１からなるカレントミラー回路５２を設け、その
他については、第１実施例と同様に構成したものであ
る。
５実施例は、ｎＭＯＳトランジスタ３９、４１の負荷と
して、エンハンスメント形のｐＭＯＳトランジスタ５
０、５１からなるカレントミラー回路５２を設け、その
他については、第１実施例と同様に構成したものであ
る。
【００９３】ここに、ｐＭＯＳトランジスタ５０は、ソ
ースをＶＣＣ電源線３７に接続され、ゲートをドレイン
に接続され、ドレインをｎＭＯＳトランジスタ４１のド
レインに接続されており、ｐＭＯＳトランジスタ５０
と、ｎＭＯＳトランジスタ４１と、抵抗４２とで、ソー
スホロア回路５３が構成されている。
ースをＶＣＣ電源線３７に接続され、ゲートをドレイン
に接続され、ドレインをｎＭＯＳトランジスタ４１のド
レインに接続されており、ｐＭＯＳトランジスタ５０
と、ｎＭＯＳトランジスタ４１と、抵抗４２とで、ソー
スホロア回路５３が構成されている。
【００９４】また、ｐＭＯＳトランジスタ５１は、ソー
スをＶＣＣ電源線３７に接続され、ゲートをｐＭＯＳト
ランジスタ５０のゲートに接続され、ドレインをｎＭＯ
Ｓトランジスタ３９のドレインに接続されている。
スをＶＣＣ電源線３７に接続され、ゲートをｐＭＯＳト
ランジスタ５０のゲートに接続され、ドレインをｎＭＯ
Ｓトランジスタ３９のドレインに接続されている。
【００９５】したがって、この第５実施例においては、
ｎＭＯＳトランジスタ４１に流れる電流をミラー反転し
た電流がｎＭＯＳトランジスタ３９に供給されるが、こ
のようにすると、電源電圧ＶＣＣが変化しても、ｎＭＯ
Ｓトランジスタ４１に流れる電流は変化せず、消費電流
の無駄をなくすことができる。
ｎＭＯＳトランジスタ４１に流れる電流をミラー反転し
た電流がｎＭＯＳトランジスタ３９に供給されるが、こ
のようにすると、電源電圧ＶＣＣが変化しても、ｎＭＯ
Ｓトランジスタ４１に流れる電流は変化せず、消費電流
の無駄をなくすことができる。
【００９６】この第５実施例においては、ｎＭＯＳトラ
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２とする
と、基準電圧Ｖrefとして、Ｖ１＋Ｖ２をノード４３に
得ることができる。
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２とする
と、基準電圧Ｖrefとして、Ｖ１＋Ｖ２をノード４３に
得ることができる。
【００９７】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、この結果、ｎＭＯ
Ｓトランジスタ３９のゲート電圧が上昇し、ｎＭＯＳト
ランジスタ３９のオン抵抗が小さくなり、基準電圧Ｖre
fは下降して安定する。
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、この結果、ｎＭＯ
Ｓトランジスタ３９のゲート電圧が上昇し、ｎＭＯＳト
ランジスタ３９のオン抵抗が小さくなり、基準電圧Ｖre
fは下降して安定する。
【００９８】また、逆に、基準電圧Ｖrefが下降する
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
この結果、ｎＭＯＳトランジスタ３９のゲート電圧が下
降し、ｎＭＯＳトランジスタ３９のオン抵抗が高くな
り、基準電圧Ｖrefは上昇して安定する。
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
この結果、ｎＭＯＳトランジスタ３９のゲート電圧が下
降し、ｎＭＯＳトランジスタ３９のオン抵抗が高くな
り、基準電圧Ｖrefは上昇して安定する。
【００９９】このように、この第５実施例によれば、基
準電圧Ｖrefは、ソースホロア回路５３を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
準電圧Ｖrefは、ソースホロア回路５３を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
【０１００】また、この第５実施例においては、Ｖ１、
Ｖ２を温度特性が逆となる領域、たとえば、図４に示す
ように、Ｖ１を｜∂ＶG／∂Ｔ｜Id=const＜０となる領
域、即ち、ドレイン電流Ｉdを一定とした場合における
温度に対するゲート電圧ＶGの変化が負となる領域に設
定し、Ｖ２を｜∂ＶG／∂Ｔ｜Id=const＞０となる領
域、即ち、ドレイン電流Ｉdを一定とした場合における
温度に対するゲート電圧ＶGの変化が正となる領域に設
定する場合には、基準電圧Ｖrefの温度係数を「０」と
することができる。
Ｖ２を温度特性が逆となる領域、たとえば、図４に示す
ように、Ｖ１を｜∂ＶG／∂Ｔ｜Id=const＜０となる領
域、即ち、ドレイン電流Ｉdを一定とした場合における
温度に対するゲート電圧ＶGの変化が負となる領域に設
定し、Ｖ２を｜∂ＶG／∂Ｔ｜Id=const＞０となる領
域、即ち、ドレイン電流Ｉdを一定とした場合における
温度に対するゲート電圧ＶGの変化が正となる領域に設
定する場合には、基準電圧Ｖrefの温度係数を「０」と
することができる。
【０１０１】また、Ｖ１を｜∂ＶG／∂Ｔ｜Id=const＞
０となる領域、即ち、ドレイン電流Ｉdを一定とした場
合における温度に対するゲート電圧ＶGの変化が正とな
る領域に設定し、Ｖ２を｜∂ＶG／∂Ｔ｜Id=const＜０
となる領域、即ち、ドレイン電流Ｉdを一定とした場合
における温度に対するゲート電圧ＶGの変化が負となる
領域に設定する場合においても、基準電圧Ｖrefの温度
係数を「０」とすることができる。
０となる領域、即ち、ドレイン電流Ｉdを一定とした場
合における温度に対するゲート電圧ＶGの変化が正とな
る領域に設定し、Ｖ２を｜∂ＶG／∂Ｔ｜Id=const＜０
となる領域、即ち、ドレイン電流Ｉdを一定とした場合
における温度に対するゲート電圧ＶGの変化が負となる
領域に設定する場合においても、基準電圧Ｖrefの温度
係数を「０」とすることができる。
【０１０２】この場合には、ｎＭＯＳトランジスタ３９
は、単体では出力内部抵抗が高くなるように構成する必
要があるが、このｎＭＯＳトランジスタ３９はソースホ
ロア回路５３を介してフィードバック制御されるので、
出力内部抵抗を下げることができ、基準電圧Ｖrefの安
定性を確保することができる。
は、単体では出力内部抵抗が高くなるように構成する必
要があるが、このｎＭＯＳトランジスタ３９はソースホ
ロア回路５３を介してフィードバック制御されるので、
出力内部抵抗を下げることができ、基準電圧Ｖrefの安
定性を確保することができる。
【０１０３】これに対して、Ｖ１、Ｖ２を共に｜∂ＶG
／∂Ｔ｜Id=const＞０となる領域、即ち、ドレイン電流
Ｉdを一定とした場合における温度に対するゲート電圧
ＶGの変化が正となる領域に設定する場合には、基準電
圧Ｖrefの温度係数を正にすることができる。
／∂Ｔ｜Id=const＞０となる領域、即ち、ドレイン電流
Ｉdを一定とした場合における温度に対するゲート電圧
ＶGの変化が正となる領域に設定する場合には、基準電
圧Ｖrefの温度係数を正にすることができる。
【０１０４】この場合においても、ｎＭＯＳトランジス
タ３９は、単体では出力内部抵抗が高くなるように構成
する必要があるが、このｎＭＯＳトランジスタ３９はソ
ースホロア回路５３を介してフィードバック制御される
ので、出力内部抵抗を下げることができ、基準電圧Ｖre
fの安定性を確保することができる。
タ３９は、単体では出力内部抵抗が高くなるように構成
する必要があるが、このｎＭＯＳトランジスタ３９はソ
ースホロア回路５３を介してフィードバック制御される
ので、出力内部抵抗を下げることができ、基準電圧Ｖre
fの安定性を確保することができる。
【０１０５】また、この第５実施例によれば、ｐＭＯＳ
トランジスタ５０、５１と、ｎＭＯＳトランジスタ３
９、４１と、抵抗４２とで構成されているので、製造プ
ロセスを増加させることなく、ＭＯＳ集積回路に内蔵す
ることができる。
トランジスタ５０、５１と、ｎＭＯＳトランジスタ３
９、４１と、抵抗４２とで構成されているので、製造プ
ロセスを増加させることなく、ＭＯＳ集積回路に内蔵す
ることができる。
【０１０６】また、この第５実施例によれば、ソースホ
ロア回路５３においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
ロア回路５３においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
【０１０７】第６実施例・・図９ 図９は本発明の第６実施例を示す回路図である。この第
６実施例は、ｎＭＯＳトランジスタ４１のソースを抵抗
４４を介して抵抗４２の一端及びｎＭＯＳトランジスタ
３９のゲートに接続してなるソースホロア回路５４を設
け、その他については、第５実施例と同様に構成したも
のである。
６実施例は、ｎＭＯＳトランジスタ４１のソースを抵抗
４４を介して抵抗４２の一端及びｎＭＯＳトランジスタ
３９のゲートに接続してなるソースホロア回路５４を設
け、その他については、第５実施例と同様に構成したも
のである。
【０１０８】この第６実施例においては、ｎＭＯＳトラ
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２、抵抗
４４の電圧降下をＶ３とすると、基準電圧Ｖrefとし
て、Ｖ１＋Ｖ２＋Ｖ３をノード４３に得ることができ
る。
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２、抵抗
４４の電圧降下をＶ３とすると、基準電圧Ｖrefとし
て、Ｖ１＋Ｖ２＋Ｖ３をノード４３に得ることができ
る。
【０１０９】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、抵抗４４の他端の
電圧が上昇し、この結果、ｎＭＯＳトランジスタ３９の
ゲート電圧が上昇し、ｎＭＯＳトランジスタ３９のオン
抵抗が小さくなり、基準電圧Ｖrefは下降して安定す
る。
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、抵抗４４の他端の
電圧が上昇し、この結果、ｎＭＯＳトランジスタ３９の
ゲート電圧が上昇し、ｎＭＯＳトランジスタ３９のオン
抵抗が小さくなり、基準電圧Ｖrefは下降して安定す
る。
【０１１０】また、逆に、基準電圧Ｖrefが下降する
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
抵抗４４の他端の電圧が下降し、この結果、ｎＭＯＳト
ランジスタ３９のゲート電圧が下降し、ｎＭＯＳトラン
ジスタ３９のオン抵抗が高くなり、基準電圧Ｖrefは上
昇して安定する。
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
抵抗４４の他端の電圧が下降し、この結果、ｎＭＯＳト
ランジスタ３９のゲート電圧が下降し、ｎＭＯＳトラン
ジスタ３９のオン抵抗が高くなり、基準電圧Ｖrefは上
昇して安定する。
【０１１１】このように、この第６実施例によれば、基
準電圧Ｖrefは、ソースホロア回路５４を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
準電圧Ｖrefは、ソースホロア回路５４を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
【０１１２】また、この第６実施例によれば、ｐＭＯＳ
トランジスタ５０、５１と、ｎＭＯＳトランジスタ３
９、４１と、抵抗４２、４４とで構成するとしているの
で、製造プロセスを増加させることなく、ＭＯＳ集積回
路に内蔵することができる。
トランジスタ５０、５１と、ｎＭＯＳトランジスタ３
９、４１と、抵抗４２、４４とで構成するとしているの
で、製造プロセスを増加させることなく、ＭＯＳ集積回
路に内蔵することができる。
【０１１３】また、この第６実施例によれば、ソースホ
ロア回路５４においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
ロア回路５４においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
【０１１４】第７実施例・・図１０ 図１０は本発明の第７実施例を示す回路図である。この
第７実施例は、ｎＭＯＳトランジスタ４１のソースをダ
イオード接続されたｎＭＯＳトランジスタ４６を介して
抵抗４２の一端及びｎＭＯＳトランジスタ３９のゲート
に接続してなるソースホロア回路５５を設け、その他に
ついては、第５実施例と同様に構成したものである。
第７実施例は、ｎＭＯＳトランジスタ４１のソースをダ
イオード接続されたｎＭＯＳトランジスタ４６を介して
抵抗４２の一端及びｎＭＯＳトランジスタ３９のゲート
に接続してなるソースホロア回路５５を設け、その他に
ついては、第５実施例と同様に構成したものである。
【０１１５】この第７実施例においては、ｎＭＯＳトラ
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２、ｎＭ
ＯＳトランジスタ４６のドレイン・ソース間電圧をＶ３
とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２＋Ｖ３を
ノード４３に得ることができる。
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２、ｎＭ
ＯＳトランジスタ４６のドレイン・ソース間電圧をＶ３
とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２＋Ｖ３を
ノード４３に得ることができる。
【０１１６】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、ｎＭＯＳトランジ
スタ４６のソース電圧が上昇し、この結果、ｎＭＯＳト
ランジスタ３９のゲート電圧が上昇し、ｎＭＯＳトラン
ジスタ３９のオン抵抗が小さくなり、基準電圧Ｖrefは
下降して安定する。
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、ｎＭＯＳトランジ
スタ４６のソース電圧が上昇し、この結果、ｎＭＯＳト
ランジスタ３９のゲート電圧が上昇し、ｎＭＯＳトラン
ジスタ３９のオン抵抗が小さくなり、基準電圧Ｖrefは
下降して安定する。
【０１１７】また、逆に、基準電圧Ｖrefが下降する
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
ｎＭＯＳトランジスタ４６のソース電圧が下降し、この
結果、ｎＭＯＳトランジスタ３９のゲート電圧が下降
し、ｎＭＯＳトランジスタ３９のオン抵抗が高くなり、
基準電圧Ｖrefは上昇して安定する。
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
ｎＭＯＳトランジスタ４６のソース電圧が下降し、この
結果、ｎＭＯＳトランジスタ３９のゲート電圧が下降
し、ｎＭＯＳトランジスタ３９のオン抵抗が高くなり、
基準電圧Ｖrefは上昇して安定する。
【０１１８】このように、この第７実施例によれば、基
準電圧Ｖrefは、ソースホロア回路５５を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
準電圧Ｖrefは、ソースホロア回路５５を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
【０１１９】また、この第７実施例によれば、ｐＭＯＳ
トランジスタ５０、５１と、ｎＭＯＳトランジスタ３
９、４１、４６と、抵抗４２とで構成するとしているの
で、製造プロセスを増加させることなく、ＭＯＳ集積回
路に内蔵することができる。
トランジスタ５０、５１と、ｎＭＯＳトランジスタ３
９、４１、４６と、抵抗４２とで構成するとしているの
で、製造プロセスを増加させることなく、ＭＯＳ集積回
路に内蔵することができる。
【０１２０】また、この第７実施例によれば、ソースホ
ロア回路５５においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
ロア回路５５においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
【０１２１】第８実施例・・図１１ 図１１は本発明の第８実施例を示す回路図である。この
第８実施例は、ｎＭＯＳトランジスタ４１のソースをダ
イオード４８を介して抵抗４２の一端及びｎＭＯＳトラ
ンジスタ３９のゲートに接続してなるソースホロア回路
５６を設け、その他については、第５実施例と同様に構
成したものである。
第８実施例は、ｎＭＯＳトランジスタ４１のソースをダ
イオード４８を介して抵抗４２の一端及びｎＭＯＳトラ
ンジスタ３９のゲートに接続してなるソースホロア回路
５６を設け、その他については、第５実施例と同様に構
成したものである。
【０１２２】この第８実施例においては、ｎＭＯＳトラ
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２、ダイ
オード４８のアノード・カソード間電圧をＶ３とする
と、基準電圧ＶrefとしてＶ１＋Ｖ２＋Ｖ３をノード４
３に得ることができる。
ンジスタ３９のゲート・ソース間電圧をＶ１、ｎＭＯＳ
トランジスタ４１のゲート・ソース間電圧をＶ２、ダイ
オード４８のアノード・カソード間電圧をＶ３とする
と、基準電圧ＶrefとしてＶ１＋Ｖ２＋Ｖ３をノード４
３に得ることができる。
【０１２３】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、ダイオード４８の
カソード電圧が上昇し、この結果、ｎＭＯＳトランジス
タ３９のゲート電圧が上昇し、ｎＭＯＳトランジスタ３
９のオン抵抗が小さくなり、基準電圧Ｖrefは下降して
安定する。
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ４１のソース電圧が上昇し、ダイオード４８の
カソード電圧が上昇し、この結果、ｎＭＯＳトランジス
タ３９のゲート電圧が上昇し、ｎＭＯＳトランジスタ３
９のオン抵抗が小さくなり、基準電圧Ｖrefは下降して
安定する。
【０１２４】また、逆に、基準電圧Ｖrefが下降する
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
ダイオード４８のカソード電圧が下降し、この結果、ｎ
ＭＯＳトランジスタ３９のゲート電圧が下降し、ｎＭＯ
Ｓトランジスタ３９のオン抵抗が高くなり、基準電圧Ｖ
refは上昇して安定する。
と、ｎＭＯＳトランジスタ４１のソース電圧が下降し、
ダイオード４８のカソード電圧が下降し、この結果、ｎ
ＭＯＳトランジスタ３９のゲート電圧が下降し、ｎＭＯ
Ｓトランジスタ３９のオン抵抗が高くなり、基準電圧Ｖ
refは上昇して安定する。
【０１２５】このように、この第８実施例によれば、基
準電圧Ｖrefは、ソースホロア回路５６を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
準電圧Ｖrefは、ソースホロア回路５６を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
【０１２６】また、この第８実施例によれば、ｐＭＯＳ
トランジスタ５０、５１と、ｎＭＯＳトランジスタ３
９、４１と、ダイオード４８と、抵抗４２とで構成する
としているので、製造プロセスを増加させることなく、
ＭＯＳ集積回路に内蔵することができる。
トランジスタ５０、５１と、ｎＭＯＳトランジスタ３
９、４１と、ダイオード４８と、抵抗４２とで構成する
としているので、製造プロセスを増加させることなく、
ＭＯＳ集積回路に内蔵することができる。
【０１２７】また、この第８実施例によれば、ソースホ
ロア回路５６においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
ロア回路５６においては、ｎＭＯＳトランジスタ３９の
ゲート・ソース間電圧Ｖ１を発生させれば足りるので、
抵抗４２として高抵抗を設けることなく、電流を絞るこ
とができ、消費電流を少なくすることができる。
【０１２８】第９実施例・・図１２ 図１２は本発明の第９実施例を示す回路図である。図
中、５８は外部から供給される電源電圧ＶＣＣ（非安定
化電圧）を供給するＶＣＣ電源線、５９は負荷手段をな
すディプリーション形のｐＭＯＳトランジスタである。
中、５８は外部から供給される電源電圧ＶＣＣ（非安定
化電圧）を供給するＶＣＣ電源線、５９は負荷手段をな
すディプリーション形のｐＭＯＳトランジスタである。
【０１２９】また、６０はエンハンスメント形のｎＭＯ
Ｓトランジスタ、６１はソースホロア回路であり、６２
は駆動素子をなすディプリーション形のｐＭＯＳトラン
ジスタ、６３は負荷素子をなすディプリーション形のｐ
ＭＯＳトランジスタである。
Ｓトランジスタ、６１はソースホロア回路であり、６２
は駆動素子をなすディプリーション形のｐＭＯＳトラン
ジスタ、６３は負荷素子をなすディプリーション形のｐ
ＭＯＳトランジスタである。
【０１３０】ここに、ｐＭＯＳトランジスタ５９は、ソ
ース及びゲートをＶＣＣ電源線５８に接続され、ドレイ
ンをｎＭＯＳトランジスタ６０のドレインに接続され、
ｎＭＯＳトランジスタ６０は、ソースを接地されてい
る。
ース及びゲートをＶＣＣ電源線５８に接続され、ドレイ
ンをｎＭＯＳトランジスタ６０のドレインに接続され、
ｎＭＯＳトランジスタ６０は、ソースを接地されてい
る。
【０１３１】また、ｐＭＯＳトランジスタ６３は、ソー
ス及びゲートをＶＣＣ電源線５８に接続され、ドレイン
をｐＭＯＳトランジスタ６２のソースに接続され、ｐＭ
ＯＳトランジスタ６２は、ゲートをノード６４に接続さ
れ、ソースをｎＭＯＳトランジスタ６０のゲートに接続
され、ドレインを接地されている。
ス及びゲートをＶＣＣ電源線５８に接続され、ドレイン
をｐＭＯＳトランジスタ６２のソースに接続され、ｐＭ
ＯＳトランジスタ６２は、ゲートをノード６４に接続さ
れ、ソースをｎＭＯＳトランジスタ６０のゲートに接続
され、ドレインを接地されている。
【０１３２】この第９実施例においては、ｎＭＯＳトラ
ンジスタ６０のゲート・ソース間電圧をＶ１、ｐＭＯＳ
トランジスタ６２のゲート・ソース間電圧をＶ２とする
と、基準電圧ＶrefとしてＶ１＋Ｖ２をノード６４に得
ることができる。
ンジスタ６０のゲート・ソース間電圧をＶ１、ｐＭＯＳ
トランジスタ６２のゲート・ソース間電圧をＶ２とする
と、基準電圧ＶrefとしてＶ１＋Ｖ２をノード６４に得
ることができる。
【０１３３】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｐＭＯＳトラ
ンジスタ６２のソース電圧が上昇し、この結果、ｎＭＯ
Ｓトランジスタ６０のゲート電圧が上昇し、ｎＭＯＳト
ランジスタ６０のオン抵抗が小さくなり、基準電圧Ｖre
fは下降して安定する。
からの何らかの擾乱のために上昇すると、ｐＭＯＳトラ
ンジスタ６２のソース電圧が上昇し、この結果、ｎＭＯ
Ｓトランジスタ６０のゲート電圧が上昇し、ｎＭＯＳト
ランジスタ６０のオン抵抗が小さくなり、基準電圧Ｖre
fは下降して安定する。
【０１３４】また、逆に、基準電圧Ｖrefが下降する
と、ｐＭＯＳトランジスタ６２のソース電圧が下降し、
この結果、ｎＭＯＳトランジスタ６０のゲート電圧が下
降し、ｎＭＯＳトランジスタ６０のオン抵抗が高くな
り、基準電圧Ｖrefは上昇して安定する。
と、ｐＭＯＳトランジスタ６２のソース電圧が下降し、
この結果、ｎＭＯＳトランジスタ６０のゲート電圧が下
降し、ｎＭＯＳトランジスタ６０のオン抵抗が高くな
り、基準電圧Ｖrefは上昇して安定する。
【０１３５】このように、この第９実施例によれば、基
準電圧Ｖrefは、ソースホロア回路６１を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
準電圧Ｖrefは、ソースホロア回路６１を介してフィー
ドバック制御されるので、電圧値一定の安定化した基準
電圧Ｖrefを得ることができる。
【０１３６】ここに、ｎＭＯＳトランジスタ６０のゲー
ト・ソース間電圧Ｖ１をスレッショルド電圧付近に設定
する場合には、Ｖ１は、図１３に示すように、負の温度
特性を示すが、ディプリーション形のｐＭＯＳトランジ
スタ６２のゲート・ソース間電圧Ｖ２は、図１４に示す
ように、正の温度特性を示すので、基準電圧Ｖrefの温
度係数を「０」とすることができる。
ト・ソース間電圧Ｖ１をスレッショルド電圧付近に設定
する場合には、Ｖ１は、図１３に示すように、負の温度
特性を示すが、ディプリーション形のｐＭＯＳトランジ
スタ６２のゲート・ソース間電圧Ｖ２は、図１４に示す
ように、正の温度特性を示すので、基準電圧Ｖrefの温
度係数を「０」とすることができる。
【０１３７】また、この第９実施例によれば、ｐＭＯＳ
トランジスタ５９、６２、６３と、ｎＭＯＳトランジス
タ６０とで構成するとしているので、製造プロセスを増
加させることなく、ＭＯＳ集積回路に内蔵することがで
きる。
トランジスタ５９、６２、６３と、ｎＭＯＳトランジス
タ６０とで構成するとしているので、製造プロセスを増
加させることなく、ＭＯＳ集積回路に内蔵することがで
きる。
【０１３８】たとえば、ＤＲＡＭの場合、メモリセルの
転送ゲートをなすｎＭＯＳトランジスタのチャネル領域
にｐ形不純物であるボロンＢが注入されるが、このと
き、同時にｐＭＯＳトランジスタの一部のトランジスタ
に、このボロンの注入を行うと、ディプリーション形の
ｐＭＯＳトランジスタとすることができる。
転送ゲートをなすｎＭＯＳトランジスタのチャネル領域
にｐ形不純物であるボロンＢが注入されるが、このと
き、同時にｐＭＯＳトランジスタの一部のトランジスタ
に、このボロンの注入を行うと、ディプリーション形の
ｐＭＯＳトランジスタとすることができる。
【０１３９】したがって、ＤＲＡＭの場合、ディプリー
ション形のｐＭＯＳトランジスタを形成する場合におい
ても、製造プロセスが増加するということはない。
ション形のｐＭＯＳトランジスタを形成する場合におい
ても、製造プロセスが増加するということはない。
【０１４０】また、この第９実施例によれば、抵抗を使
用せず、ＭＯＳトランジスタのみで構成するようにして
いるので、回路に流れる電流を絞ることができ、消費電
流を少なくすることができる。
用せず、ＭＯＳトランジスタのみで構成するようにして
いるので、回路に流れる電流を絞ることができ、消費電
流を少なくすることができる。
【０１４１】第１０実施例・・図１５ 図１５は本発明の第１０実施例を示す回路図である。図
中、６６は外部から供給される電源電圧ＶＣＣ（非安定
化電圧）を供給するＶＣＣ電源線、６７はカレントミラ
ー回路であり、６８、６９、７０はエンハンスメント形
のｐＭＯＳトランジスタである。
中、６６は外部から供給される電源電圧ＶＣＣ（非安定
化電圧）を供給するＶＣＣ電源線、６７はカレントミラ
ー回路であり、６８、６９、７０はエンハンスメント形
のｐＭＯＳトランジスタである。
【０１４２】また、７１、７２、７３はエンハンスメン
ト形のｎＭＯＳトランジスタであり、ｎＭＯＳトランジ
スタ７１は、そのドレインに基準電圧Ｖrefを得るｎＭ
ＯＳトランジスタ、ｎＭＯＳトランジスタ７２は、起動
回路を構成するｎＭＯＳトランジスタ、ｎＭＯＳトラン
ジスタ７３は、定電流源を構成するｎＭＯＳトランジス
タである。
ト形のｎＭＯＳトランジスタであり、ｎＭＯＳトランジ
スタ７１は、そのドレインに基準電圧Ｖrefを得るｎＭ
ＯＳトランジスタ、ｎＭＯＳトランジスタ７２は、起動
回路を構成するｎＭＯＳトランジスタ、ｎＭＯＳトラン
ジスタ７３は、定電流源を構成するｎＭＯＳトランジス
タである。
【０１４３】また、７４はｐＭＯＳトランジスタ７０を
負荷素子とするソースホロア回路であり、７５は駆動素
子をなすディプリーション形のｐＭＯＳトランジスタで
ある。
負荷素子とするソースホロア回路であり、７５は駆動素
子をなすディプリーション形のｐＭＯＳトランジスタで
ある。
【０１４４】ここに、ｐＭＯＳトランジスタ６８は、ソ
ースをＶＣＣ電源線６６に接続され、ゲートをドレイン
に接続され、ドレインをｎＭＯＳトランジスタ７２、７
３のドレインに接続されている。
ースをＶＣＣ電源線６６に接続され、ゲートをドレイン
に接続され、ドレインをｎＭＯＳトランジスタ７２、７
３のドレインに接続されている。
【０１４５】また、ｎＭＯＳトランジスタ７２は、ゲー
トに起動パルスＳＴが供給されるように構成され、ソー
スを接地されており、ｎＭＯＳトランジスタ７３は、ゲ
ートをノード７６に接続され、ソースを接地されてい
る。
トに起動パルスＳＴが供給されるように構成され、ソー
スを接地されており、ｎＭＯＳトランジスタ７３は、ゲ
ートをノード７６に接続され、ソースを接地されてい
る。
【０１４６】また、ｐＭＯＳトランジスタ６９は、ソー
スをＶＣＣ電源線６６に接続され、ゲートをｐＭＯＳト
ランジスタ６８のゲートに接続され、ドレインをｎＭＯ
Ｓトランジスタ７１のドレインに接続されており、ｎＭ
ＯＳトランジスタ７１は、ソースを接地されている。
スをＶＣＣ電源線６６に接続され、ゲートをｐＭＯＳト
ランジスタ６８のゲートに接続され、ドレインをｎＭＯ
Ｓトランジスタ７１のドレインに接続されており、ｎＭ
ＯＳトランジスタ７１は、ソースを接地されている。
【０１４７】また、ｐＭＯＳトランジスタ７０は、ソー
スをＶＣＣ電源線６６に接続され、ゲートをｐＭＯＳト
ランジスタ６８のゲートに接続され、ドレインをｐＭＯ
Ｓトランジスタ７５のソースに接続されている。
スをＶＣＣ電源線６６に接続され、ゲートをｐＭＯＳト
ランジスタ６８のゲートに接続され、ドレインをｐＭＯ
Ｓトランジスタ７５のソースに接続されている。
【０１４８】また、ｐＭＯＳトランジスタ７５は、ゲー
トをノード７６に接続され、ソースをｎＭＯＳトランジ
スタ７１のゲートに接続され、ドレインを接地されてい
る。
トをノード７６に接続され、ソースをｎＭＯＳトランジ
スタ７１のゲートに接続され、ドレインを接地されてい
る。
【０１４９】この第１０実施例においては、起動パルス
ＳＴによってｎＭＯＳトランジスタ７２がオン状態とさ
れると、ｐＭＯＳトランジスタ６８、ｎＭＯＳトランジ
スタ７２、ｐＭＯＳトランジスタ６９、７０に電流が流
れ、起動される。
ＳＴによってｎＭＯＳトランジスタ７２がオン状態とさ
れると、ｐＭＯＳトランジスタ６８、ｎＭＯＳトランジ
スタ７２、ｐＭＯＳトランジスタ６９、７０に電流が流
れ、起動される。
【０１５０】この第１０実施例においては、ｎＭＯＳト
ランジスタ７１のゲート・ソース間電圧をＶ１、ｐＭＯ
Ｓトランジスタ７５のゲート・ソース間電圧をＶ２とす
ると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２をノード７６
に得ることができる。
ランジスタ７１のゲート・ソース間電圧をＶ１、ｐＭＯ
Ｓトランジスタ７５のゲート・ソース間電圧をＶ２とす
ると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２をノード７６
に得ることができる。
【０１５１】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｐＭＯＳトラ
ンジスタ７５のソース電圧が上昇し、この結果、ｎＭＯ
Ｓトランジスタ７１のゲート電圧が上昇し、ｎＭＯＳト
ランジスタ７１のオン抵抗が小さくなり、基準電圧Ｖre
fは下降して安定する。
からの何らかの擾乱のために上昇すると、ｐＭＯＳトラ
ンジスタ７５のソース電圧が上昇し、この結果、ｎＭＯ
Ｓトランジスタ７１のゲート電圧が上昇し、ｎＭＯＳト
ランジスタ７１のオン抵抗が小さくなり、基準電圧Ｖre
fは下降して安定する。
【０１５２】また、逆に、基準電圧Ｖrefが下降する
と、ｐＭＯＳトランジスタ７５のソース電圧が下降し、
この結果、ｎＭＯＳトランジスタ７１のゲート電圧が下
降し、ｎＭＯＳトランジスタ７１のオン抵抗が高くな
り、基準電圧Ｖrefは上昇して安定する。
と、ｐＭＯＳトランジスタ７５のソース電圧が下降し、
この結果、ｎＭＯＳトランジスタ７１のゲート電圧が下
降し、ｎＭＯＳトランジスタ７１のオン抵抗が高くな
り、基準電圧Ｖrefは上昇して安定する。
【０１５３】このように、この第１０実施例によれば、
基準電圧Ｖrefは、ソースホロア回路７４を介してフィ
ードバック制御されるので、電圧値一定の安定化した基
準電圧Ｖrefを得ることができる。
基準電圧Ｖrefは、ソースホロア回路７４を介してフィ
ードバック制御されるので、電圧値一定の安定化した基
準電圧Ｖrefを得ることができる。
【０１５４】なお、起動された後は、ｎＭＯＳトランジ
スタ７２はオフ状態とされるが、基準電圧Ｖrefによっ
てｎＭＯＳトランジスタ７３がオン状態となり、これが
定電流源として機能するので、回路動作が確保される。
スタ７２はオフ状態とされるが、基準電圧Ｖrefによっ
てｎＭＯＳトランジスタ７３がオン状態となり、これが
定電流源として機能するので、回路動作が確保される。
【０１５５】また、ｎＭＯＳトランジスタ７２、７３を
抵抗で代替えすることができるが、このようにする場合
よりも、この第１０実施例のように、ｎＭＯＳトランジ
スタ７２、７３を設ける方が良好な定電流源特性を得る
ことができる。
抵抗で代替えすることができるが、このようにする場合
よりも、この第１０実施例のように、ｎＭＯＳトランジ
スタ７２、７３を設ける方が良好な定電流源特性を得る
ことができる。
【０１５６】ここに、ｎＭＯＳトランジスタ７１のゲー
ト・ソース間電圧Ｖ１をスレッショルド電圧付近に設定
する場合には、Ｖ１は、負の温度特性を示すが、ディプ
リーション形のｐＭＯＳトランジスタ７５のゲート・ソ
ース間電圧Ｖ２は、正の温度特性を示すので、基準電圧
Ｖrefの温度係数を「０」とすることができる。
ト・ソース間電圧Ｖ１をスレッショルド電圧付近に設定
する場合には、Ｖ１は、負の温度特性を示すが、ディプ
リーション形のｐＭＯＳトランジスタ７５のゲート・ソ
ース間電圧Ｖ２は、正の温度特性を示すので、基準電圧
Ｖrefの温度係数を「０」とすることができる。
【０１５７】また、この第１０実施例によれば、ディプ
リーション形のｐＭＯＳトランジスタ６８〜７０、７
５、ｎＭＯＳトランジスタ７１〜７３とで構成するとし
ているので、製造プロセスを増加させることなく、ＭＯ
Ｓ集積回路に内蔵することができる。
リーション形のｐＭＯＳトランジスタ６８〜７０、７
５、ｎＭＯＳトランジスタ７１〜７３とで構成するとし
ているので、製造プロセスを増加させることなく、ＭＯ
Ｓ集積回路に内蔵することができる。
【０１５８】また、この第１０実施例によれば、抵抗を
使用せず、ＭＯＳトランジスタのみで構成するようにし
ているので、回路に流れる電流を絞ることができ、消費
電流を少なくすることができる。
使用せず、ＭＯＳトランジスタのみで構成するようにし
ているので、回路に流れる電流を絞ることができ、消費
電流を少なくすることができる。
【０１５９】第１１実施例・・図１６ 図１６は本発明の第１１実施例を示す回路図である。図
中、７８は外部から供給される電源電圧ＶＣＣ（非安定
化電圧）を供給するＶＣＣ電源線、７９はエンハンスメ
ント形のｎＭＯＳトランジスタ、８０はｎＭＯＳトラン
ジスタ７９の負荷をなすディプリーション形のｐＭＯＳ
トランジスタである。
中、７８は外部から供給される電源電圧ＶＣＣ（非安定
化電圧）を供給するＶＣＣ電源線、７９はエンハンスメ
ント形のｎＭＯＳトランジスタ、８０はｎＭＯＳトラン
ジスタ７９の負荷をなすディプリーション形のｐＭＯＳ
トランジスタである。
【０１６０】また、８１、８２、８３はソースホロア回
路であり、８４、８５、８６は駆動素子をなすエンハン
スメント形のｎＭＯＳトランジスタ、８７、８８、８９
は負荷素子をなす抵抗である。
路であり、８４、８５、８６は駆動素子をなすエンハン
スメント形のｎＭＯＳトランジスタ、８７、８８、８９
は負荷素子をなす抵抗である。
【０１６１】ここに、ｐＭＯＳトランジスタ８０は、ソ
ース及びゲートをＶＣＣ電源線７８に接続され、ドレイ
ンをｎＭＯＳトランジスタ７９のドレインに接続され、
ｎＭＯＳトランジスタ７９は、ソースを接地されてい
る。
ース及びゲートをＶＣＣ電源線７８に接続され、ドレイ
ンをｎＭＯＳトランジスタ７９のドレインに接続され、
ｎＭＯＳトランジスタ７９は、ソースを接地されてい
る。
【０１６２】また、ｎＭＯＳトランジスタ８４は、ドレ
インをＶＣＣ電源線７８に接続され、ゲートをノード９
０に接続され、ソースを抵抗８７を介してｐＭＯＳトラ
ンジスタ８５のソースに接続されている。
インをＶＣＣ電源線７８に接続され、ゲートをノード９
０に接続され、ソースを抵抗８７を介してｐＭＯＳトラ
ンジスタ８５のソースに接続されている。
【０１６３】また、ｎＭＯＳトランジスタ８５は、ドレ
インをＶＣＣ電源線７８に接続され、ゲートをｎＭＯＳ
トランジスタ８４のソースに接続され、ソースを抵抗８
８を介してｐＭＯＳトランジスタ８６のソースに接続さ
れている。
インをＶＣＣ電源線７８に接続され、ゲートをｎＭＯＳ
トランジスタ８４のソースに接続され、ソースを抵抗８
８を介してｐＭＯＳトランジスタ８６のソースに接続さ
れている。
【０１６４】また、ｎＭＯＳトランジスタ８６は、ドレ
インをＶＣＣ電源線７８に接続され、ゲートをｎＭＯＳ
トランジスタ８５のソースに接続され、ソースをｎＭＯ
Ｓトランジスタ７９のゲートに接続されると共に、抵抗
８９を介して接地されている。
インをＶＣＣ電源線７８に接続され、ゲートをｎＭＯＳ
トランジスタ８５のソースに接続され、ソースをｎＭＯ
Ｓトランジスタ７９のゲートに接続されると共に、抵抗
８９を介して接地されている。
【０１６５】この第１１実施例においては、ｎＭＯＳト
ランジスタ７９のゲート・ソース間電圧をＶ１、ｎＭＯ
Ｓトランジスタ８４のゲート・ソース間電圧をＶ２、ｎ
ＭＯＳトランジスタ８５のゲート・ソース間電圧をＶ
３、ｎＭＯＳトランジスタ８６のゲート・ソース間電圧
をＶ４とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２＋
Ｖ３＋Ｖ４をノード９０に得ることができる。
ランジスタ７９のゲート・ソース間電圧をＶ１、ｎＭＯ
Ｓトランジスタ８４のゲート・ソース間電圧をＶ２、ｎ
ＭＯＳトランジスタ８５のゲート・ソース間電圧をＶ
３、ｎＭＯＳトランジスタ８６のゲート・ソース間電圧
をＶ４とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２＋
Ｖ３＋Ｖ４をノード９０に得ることができる。
【０１６６】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ８４のソース電圧が上昇し、ｎＭＯＳトランジ
スタ８５のソース電圧が上昇し、ｎＭＯＳトランジスタ
８６のソース電圧が上昇し、この結果、ｎＭＯＳトラン
ジスタ７９のゲート電圧が上昇し、ｎＭＯＳトランジス
タ７９のオン抵抗が小さくなり、基準電圧Ｖrefは下降
して安定する。
からの何らかの擾乱のために上昇すると、ｎＭＯＳトラ
ンジスタ８４のソース電圧が上昇し、ｎＭＯＳトランジ
スタ８５のソース電圧が上昇し、ｎＭＯＳトランジスタ
８６のソース電圧が上昇し、この結果、ｎＭＯＳトラン
ジスタ７９のゲート電圧が上昇し、ｎＭＯＳトランジス
タ７９のオン抵抗が小さくなり、基準電圧Ｖrefは下降
して安定する。
【０１６７】また、逆に、基準電圧Ｖrefが下降する
と、ｎＭＯＳトランジスタ８４のソース電圧が下降し、
ｎＭＯＳトランジスタ８５のソース電圧が下降し、ｎＭ
ＯＳトランジスタ８６のソース電圧が下降し、この結
果、ｎＭＯＳトランジスタ７９のゲート電圧が下降し、
ｎＭＯＳトランジスタ７９のオン抵抗が高くなり、基準
電圧Ｖrefは上昇して安定する。
と、ｎＭＯＳトランジスタ８４のソース電圧が下降し、
ｎＭＯＳトランジスタ８５のソース電圧が下降し、ｎＭ
ＯＳトランジスタ８６のソース電圧が下降し、この結
果、ｎＭＯＳトランジスタ７９のゲート電圧が下降し、
ｎＭＯＳトランジスタ７９のオン抵抗が高くなり、基準
電圧Ｖrefは上昇して安定する。
【０１６８】このように、この第１１実施例によれば、
基準電圧Ｖrefは、ソースホロア回路８１、８２、８３
を介してフィードバック制御されるので、電圧値一定の
安定化した基準電圧Ｖrefを得ることができる。
基準電圧Ｖrefは、ソースホロア回路８１、８２、８３
を介してフィードバック制御されるので、電圧値一定の
安定化した基準電圧Ｖrefを得ることができる。
【０１６９】また、この第１１実施例によれば、ｐＭＯ
Ｓトランジスタ８０と、ｎＭＯＳトランジスタ７９、８
４〜８６と、抵抗８７、８８、８９とで構成するように
しているので、製造プロセスを増加させることなく、Ｍ
ＯＳ集積回路に内蔵することができる。
Ｓトランジスタ８０と、ｎＭＯＳトランジスタ７９、８
４〜８６と、抵抗８７、８８、８９とで構成するように
しているので、製造プロセスを増加させることなく、Ｍ
ＯＳ集積回路に内蔵することができる。
【０１７０】また、この第１１実施例によれば、ソース
ホロア回路８３においては、ｎＭＯＳトランジスタ７９
のゲート・ソース間電圧Ｖ１を発生すれば足りるので、
抵抗８７、８８、８９として高抵抗を設けることなく、
電流を絞ることができ、消費電流を少なくすることがで
きる。
ホロア回路８３においては、ｎＭＯＳトランジスタ７９
のゲート・ソース間電圧Ｖ１を発生すれば足りるので、
抵抗８７、８８、８９として高抵抗を設けることなく、
電流を絞ることができ、消費電流を少なくすることがで
きる。
【０１７１】第１２実施例・・図１７ 図１７は本発明の第１２実施例を示す回路図である。図
中、９２は外部から供給される電源電圧ＶＣＣ（非安定
化電圧）を供給するＶＣＣ電源線、９３はエンハンスメ
ント形のｎＭＯＳトランジスタ、９４はｎＭＯＳトラン
ジスタ９３の負荷をなすディプリーション形のｐＭＯＳ
トランジスタである。
中、９２は外部から供給される電源電圧ＶＣＣ（非安定
化電圧）を供給するＶＣＣ電源線、９３はエンハンスメ
ント形のｎＭＯＳトランジスタ、９４はｎＭＯＳトラン
ジスタ９３の負荷をなすディプリーション形のｐＭＯＳ
トランジスタである。
【０１７２】また、９５、９６、９７はソースホロア回
路であり、９８、９９、１００は駆動素子をなすディプ
リーション形のｐＭＯＳトランジスタ、１０１、１０
２、１０３は負荷素子をなすディプリーション形のｐＭ
ＯＳトランジスタである。
路であり、９８、９９、１００は駆動素子をなすディプ
リーション形のｐＭＯＳトランジスタ、１０１、１０
２、１０３は負荷素子をなすディプリーション形のｐＭ
ＯＳトランジスタである。
【０１７３】ここに、ｐＭＯＳトランジスタ９４は、ソ
ース及びゲートをＶＣＣ電源線９２に接続され、ドレイ
ンをｎＭＯＳトランジスタ９３のドレインに接続され、
ｎＭＯＳトランジスタ９３は、ソースを接地されてい
る。
ース及びゲートをＶＣＣ電源線９２に接続され、ドレイ
ンをｎＭＯＳトランジスタ９３のドレインに接続され、
ｎＭＯＳトランジスタ９３は、ソースを接地されてい
る。
【０１７４】また、ｐＭＯＳトランジスタ１０１は、ソ
ース及びゲートをＶＣＣ電源線９２に接続され、ドレイ
ンをｐＭＯＳトランジスタ９８のソースに接続され、ｐ
ＭＯＳトランジスタ９８は、ゲートをノード１０４に接
続され、ドレインを接地されている。
ース及びゲートをＶＣＣ電源線９２に接続され、ドレイ
ンをｐＭＯＳトランジスタ９８のソースに接続され、ｐ
ＭＯＳトランジスタ９８は、ゲートをノード１０４に接
続され、ドレインを接地されている。
【０１７５】また、ｐＭＯＳトランジスタ１０２は、ソ
ース及びゲートをＶＣＣ電源線９２に接続され、ドレイ
ンをｐＭＯＳトランジスタ９９のソースに接続され、ｐ
ＭＯＳトランジスタ９９は、ゲートをｐＭＯＳトランジ
スタ９８のソースに接続され、ドレインを接地されてい
る。
ース及びゲートをＶＣＣ電源線９２に接続され、ドレイ
ンをｐＭＯＳトランジスタ９９のソースに接続され、ｐ
ＭＯＳトランジスタ９９は、ゲートをｐＭＯＳトランジ
スタ９８のソースに接続され、ドレインを接地されてい
る。
【０１７６】また、ｐＭＯＳトランジスタ１０３は、ソ
ース及びゲートをＶＣＣ電源線９２に接続され、ドレイ
ンをｐＭＯＳトランジスタ１００のソースに接続され、
ｐＭＯＳトランジスタ１００は、ゲートをｐＭＯＳトラ
ンジスタ９９のソースに接続され、ソースをｎＭＯＳト
ランジスタ９３のゲートに接続され、ドレインを接地さ
れている。
ース及びゲートをＶＣＣ電源線９２に接続され、ドレイ
ンをｐＭＯＳトランジスタ１００のソースに接続され、
ｐＭＯＳトランジスタ１００は、ゲートをｐＭＯＳトラ
ンジスタ９９のソースに接続され、ソースをｎＭＯＳト
ランジスタ９３のゲートに接続され、ドレインを接地さ
れている。
【０１７７】この第１２実施例においては、ｎＭＯＳト
ランジスタ９３のゲート・ソース間電圧をＶ１、ｐＭＯ
Ｓトランジスタ９８のゲート・ソース間電圧をＶ２、ｐ
ＭＯＳトランジスタ９９のゲート・ソース間電圧をＶ
３、ｐＭＯＳトランジスタ１００のゲート・ソース間電
圧をＶ４とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２
＋Ｖ３＋Ｖ４をノード１０４に得ることができる。
ランジスタ９３のゲート・ソース間電圧をＶ１、ｐＭＯ
Ｓトランジスタ９８のゲート・ソース間電圧をＶ２、ｐ
ＭＯＳトランジスタ９９のゲート・ソース間電圧をＶ
３、ｐＭＯＳトランジスタ１００のゲート・ソース間電
圧をＶ４とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２
＋Ｖ３＋Ｖ４をノード１０４に得ることができる。
【０１７８】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｐＭＯＳトラ
ンジスタ９８のソース電圧が上昇し、ｐＭＯＳトランジ
スタ９９のソース電圧が上昇し、ｐＭＯＳトランジスタ
１００のソース電圧が上昇し、この結果、ｎＭＯＳトラ
ンジスタ９３のゲート電圧が上昇し、ｎＭＯＳトランジ
スタ９３のオン抵抗が小さくなり、基準電圧Ｖrefは下
降して安定する。
からの何らかの擾乱のために上昇すると、ｐＭＯＳトラ
ンジスタ９８のソース電圧が上昇し、ｐＭＯＳトランジ
スタ９９のソース電圧が上昇し、ｐＭＯＳトランジスタ
１００のソース電圧が上昇し、この結果、ｎＭＯＳトラ
ンジスタ９３のゲート電圧が上昇し、ｎＭＯＳトランジ
スタ９３のオン抵抗が小さくなり、基準電圧Ｖrefは下
降して安定する。
【０１７９】また、逆に、基準電圧Ｖrefが下降する
と、ｐＭＯＳトランジスタ９８のソース電圧が下降し、
ｐＭＯＳトランジスタ９９のソース電圧が下降し、ｐＭ
ＯＳトランジスタ１００のソース電圧が下降し、この結
果、ｎＭＯＳトランジスタ９３のゲート電圧が下降し、
ｎＭＯＳトランジスタ９３のオン抵抗が大きく、基準電
圧Ｖrefは上昇して安定する。
と、ｐＭＯＳトランジスタ９８のソース電圧が下降し、
ｐＭＯＳトランジスタ９９のソース電圧が下降し、ｐＭ
ＯＳトランジスタ１００のソース電圧が下降し、この結
果、ｎＭＯＳトランジスタ９３のゲート電圧が下降し、
ｎＭＯＳトランジスタ９３のオン抵抗が大きく、基準電
圧Ｖrefは上昇して安定する。
【０１８０】このように、この第１２実施例によれば、
基準電圧Ｖrefは、ソースホロア回路９５、９６、９７
を介してフィードバック制御されるので、電圧値一定の
安定化した基準電圧Ｖrefを得ることができる。
基準電圧Ｖrefは、ソースホロア回路９５、９６、９７
を介してフィードバック制御されるので、電圧値一定の
安定化した基準電圧Ｖrefを得ることができる。
【０１８１】また、この第１２実施例においては、ｎＭ
ＯＳトランジスタ９３のゲート・ソース間電圧Ｖ１をス
レッショルド電圧付近に設定し、負の温度係数を有する
ように設定することにより、ｎＭＯＳトランジスタ９３
の出力内部抵抗を低くし、基準電圧Ｖrefの更なる安定
化を図ることができるが、このようにしても、ｐＭＯＳ
トランジスタ９８、９９、１００のゲート・ソース間電
圧Ｖ２、Ｖ３、Ｖ４は正の温度係数を有するので、基準
電圧Ｖrefの温度特性を正にすることができる。
ＯＳトランジスタ９３のゲート・ソース間電圧Ｖ１をス
レッショルド電圧付近に設定し、負の温度係数を有する
ように設定することにより、ｎＭＯＳトランジスタ９３
の出力内部抵抗を低くし、基準電圧Ｖrefの更なる安定
化を図ることができるが、このようにしても、ｐＭＯＳ
トランジスタ９８、９９、１００のゲート・ソース間電
圧Ｖ２、Ｖ３、Ｖ４は正の温度係数を有するので、基準
電圧Ｖrefの温度特性を正にすることができる。
【０１８２】また、この第１２実施例によれば、ｐＭＯ
Ｓトランジスタ９４、９８〜１０３と、ｎＭＯＳトラン
ジスタ９３とで構成するようにしているので、製造プロ
セスを増加させることなく、ＭＯＳ集積回路に内蔵する
ことができる。
Ｓトランジスタ９４、９８〜１０３と、ｎＭＯＳトラン
ジスタ９３とで構成するようにしているので、製造プロ
セスを増加させることなく、ＭＯＳ集積回路に内蔵する
ことができる。
【０１８３】また、この第１２実施例によれば、抵抗を
使用せず、ＭＯＳトランジスタのみで構成するようにし
ているので、回路に流れる電流を絞ることができ、消費
電流を少なくすることができる。
使用せず、ＭＯＳトランジスタのみで構成するようにし
ているので、回路に流れる電流を絞ることができ、消費
電流を少なくすることができる。
【０１８４】第１３実施例・・図１８ 図１８は本発明の第１３実施例を示す回路図である。図
中、１０６は外部から供給される電源電圧ＶＣＣ（非安
定化電圧）を供給するＶＣＣ電源線、１０７はカレント
ミラー回路であり、１０８、１０９、１１０、１１１は
エンハンスメント形のｐＭＯＳトランジスタである。
中、１０６は外部から供給される電源電圧ＶＣＣ（非安
定化電圧）を供給するＶＣＣ電源線、１０７はカレント
ミラー回路であり、１０８、１０９、１１０、１１１は
エンハンスメント形のｐＭＯＳトランジスタである。
【０１８５】また、１１２、１１３、１１４はエンハン
スメント形のｎＭＯＳトランジスタであり、ｎＭＯＳト
ランジスタ１１２は、そのドレインに基準電圧Ｖrefを
得るｎＭＯＳトランジスタ、ｎＭＯＳトランジスタ１１
３は、起動回路を構成するｎＭＯＳトランジスタ、ｎＭ
ＯＳトランジスタ１１４は、定電流源を構成するｎＭＯ
Ｓトランジスタである。
スメント形のｎＭＯＳトランジスタであり、ｎＭＯＳト
ランジスタ１１２は、そのドレインに基準電圧Ｖrefを
得るｎＭＯＳトランジスタ、ｎＭＯＳトランジスタ１１
３は、起動回路を構成するｎＭＯＳトランジスタ、ｎＭ
ＯＳトランジスタ１１４は、定電流源を構成するｎＭＯ
Ｓトランジスタである。
【０１８６】また、１１５、１１６はそれぞれｐＭＯＳ
トランジスタ１１０、１１１を負荷素子とするソースホ
ロア回路であり、１１７、１１８は駆動素子をなすディ
プリーション形のｐＭＯＳトランジスタである。
トランジスタ１１０、１１１を負荷素子とするソースホ
ロア回路であり、１１７、１１８は駆動素子をなすディ
プリーション形のｐＭＯＳトランジスタである。
【０１８７】ここに、ｐＭＯＳトランジスタ１０８は、
ソースをＶＣＣ電源線１０６に接続され、ゲートをドレ
インに接続され、ドレインをｎＭＯＳトランジスタ１１
３、１１４のドレインに接続されている。
ソースをＶＣＣ電源線１０６に接続され、ゲートをドレ
インに接続され、ドレインをｎＭＯＳトランジスタ１１
３、１１４のドレインに接続されている。
【０１８８】また、ｎＭＯＳトランジスタ１１３は、ゲ
ートに起動パルスＳＴが供給されるように構成され、ソ
ースを接地されており、ｎＭＯＳトランジスタ１１４
は、ゲートをノード１１９に接続され、ソースを接地さ
れている。
ートに起動パルスＳＴが供給されるように構成され、ソ
ースを接地されており、ｎＭＯＳトランジスタ１１４
は、ゲートをノード１１９に接続され、ソースを接地さ
れている。
【０１８９】また、ｐＭＯＳトランジスタ１０９は、ソ
ースをＶＣＣ電源線１０６に接続され、ゲートをｐＭＯ
Ｓトランジスタ１０８のゲートに接続され、ドレインを
ｎＭＯＳトランジスタ１１２のドレインに接続されてお
り、ｎＭＯＳトランジスタ１１２は、ソースを接地され
ている。
ースをＶＣＣ電源線１０６に接続され、ゲートをｐＭＯ
Ｓトランジスタ１０８のゲートに接続され、ドレインを
ｎＭＯＳトランジスタ１１２のドレインに接続されてお
り、ｎＭＯＳトランジスタ１１２は、ソースを接地され
ている。
【０１９０】また、ｐＭＯＳトランジスタ１１０は、ソ
ースをＶＣＣ電源線１０６に接続され、ゲートをｐＭＯ
Ｓトランジスタ１０８のゲートに接続され、ドレインを
ｐＭＯＳトランジスタ１１７のソースに接続され、ｐＭ
ＯＳトランジスタ１１７は、ゲートをノード１１９に接
続され、ドレインを接地されている。
ースをＶＣＣ電源線１０６に接続され、ゲートをｐＭＯ
Ｓトランジスタ１０８のゲートに接続され、ドレインを
ｐＭＯＳトランジスタ１１７のソースに接続され、ｐＭ
ＯＳトランジスタ１１７は、ゲートをノード１１９に接
続され、ドレインを接地されている。
【０１９１】また、ｐＭＯＳトランジスタ１１１は、ソ
ースをＶＣＣ電源線１０６に接続され、ゲートをｐＭＯ
Ｓトランジスタ１０８のゲートに接続され、ドレインを
ｐＭＯＳトランジスタ１１８のソースに接続されてい
る。
ースをＶＣＣ電源線１０６に接続され、ゲートをｐＭＯ
Ｓトランジスタ１０８のゲートに接続され、ドレインを
ｐＭＯＳトランジスタ１１８のソースに接続されてい
る。
【０１９２】また、ｐＭＯＳトランジスタ１１８は、ゲ
ートをｐＭＯＳトランジスタ１１７のソースに接続さ
れ、ソースをｎＭＯＳトランジスタ１１２のゲートに接
続され、ドレインを接地されている。
ートをｐＭＯＳトランジスタ１１７のソースに接続さ
れ、ソースをｎＭＯＳトランジスタ１１２のゲートに接
続され、ドレインを接地されている。
【０１９３】この第１３実施例においては、起動パルス
ＳＴによってｎＭＯＳトランジスタ１１３がオン状態と
されると、ｐＭＯＳトランジスタ１０８〜１１１に電流
が流れ、起動される。
ＳＴによってｎＭＯＳトランジスタ１１３がオン状態と
されると、ｐＭＯＳトランジスタ１０８〜１１１に電流
が流れ、起動される。
【０１９４】この第１３実施例においては、ｎＭＯＳト
ランジスタ１１２のゲート・ソース間電圧をＶ１、ｐＭ
ＯＳトランジスタ１１７のゲート・ソース間電圧をＶ
２、ｐＭＯＳトランジスタ１１８のゲート・ソース間電
圧をＶ３とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２
＋Ｖ３をノード１１９に得ることができる。
ランジスタ１１２のゲート・ソース間電圧をＶ１、ｐＭ
ＯＳトランジスタ１１７のゲート・ソース間電圧をＶ
２、ｐＭＯＳトランジスタ１１８のゲート・ソース間電
圧をＶ３とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２
＋Ｖ３をノード１１９に得ることができる。
【０１９５】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｐＭＯＳトラ
ンジスタ１１７のソース電圧が上昇し、ｐＭＯＳトラン
ジスタ１１８のソース電圧が上昇し、この結果、ｎＭＯ
Ｓトランジスタ１１２のゲート電圧が上昇し、ｎＭＯＳ
トランジスタ１１２のオン抵抗が小さくなり、基準電圧
Ｖrefは下降して安定する。
からの何らかの擾乱のために上昇すると、ｐＭＯＳトラ
ンジスタ１１７のソース電圧が上昇し、ｐＭＯＳトラン
ジスタ１１８のソース電圧が上昇し、この結果、ｎＭＯ
Ｓトランジスタ１１２のゲート電圧が上昇し、ｎＭＯＳ
トランジスタ１１２のオン抵抗が小さくなり、基準電圧
Ｖrefは下降して安定する。
【０１９６】また、逆に、基準電圧Ｖrefが下降する
と、ｐＭＯＳトランジスタ１１７のソース電圧が下降
し、ｐＭＯＳトランジスタ１１８のソース電圧が下降
し、この結果、ｎＭＯＳトランジスタ１１２のゲート電
圧が下降し、ｎＭＯＳトランジスタ１１２のオン抵抗が
大きくなり、基準電圧Ｖrefは上昇して安定する。
と、ｐＭＯＳトランジスタ１１７のソース電圧が下降
し、ｐＭＯＳトランジスタ１１８のソース電圧が下降
し、この結果、ｎＭＯＳトランジスタ１１２のゲート電
圧が下降し、ｎＭＯＳトランジスタ１１２のオン抵抗が
大きくなり、基準電圧Ｖrefは上昇して安定する。
【０１９７】このように、この第１３実施例によれば、
基準電圧Ｖrefは、ソースホロア回路１１５、１１６を
介してフィードバック制御されるので、電圧値一定の安
定化した基準電圧Ｖrefを得ることができる。
基準電圧Ｖrefは、ソースホロア回路１１５、１１６を
介してフィードバック制御されるので、電圧値一定の安
定化した基準電圧Ｖrefを得ることができる。
【０１９８】なお、起動された後は、ｎＭＯＳトランジ
スタ１１３はオフ状態とされるが、基準電圧Ｖrefによ
ってｎＭＯＳトランジスタ１１４がオンとなり、これが
定電流源として機能するので、回路動作が確保される。
スタ１１３はオフ状態とされるが、基準電圧Ｖrefによ
ってｎＭＯＳトランジスタ１１４がオンとなり、これが
定電流源として機能するので、回路動作が確保される。
【０１９９】また、ｎＭＯＳトランジスタ１１３、１１
４を抵抗で代替えすることができるが、このようにする
場合よりも、この第１３実施例のように、ｎＭＯＳトラ
ンジスタ１１３、１１４を設ける方が良好な定電流源特
性を得ることができる。
４を抵抗で代替えすることができるが、このようにする
場合よりも、この第１３実施例のように、ｎＭＯＳトラ
ンジスタ１１３、１１４を設ける方が良好な定電流源特
性を得ることができる。
【０２００】ここに、ｎＭＯＳトランジスタ１１２のゲ
ート・ソース間電圧Ｖ１をスレッショルド電圧付近に設
定する場合には、Ｖ１は、負の温度特性を示すが、ディ
プリーション形のｐＭＯＳトランジスタ１１７、１１８
のゲート・ソース間電圧Ｖ２、Ｖ３は、正の温度特性を
示すので、基準電圧Ｖrefの温度係数を正とすることが
できる。
ート・ソース間電圧Ｖ１をスレッショルド電圧付近に設
定する場合には、Ｖ１は、負の温度特性を示すが、ディ
プリーション形のｐＭＯＳトランジスタ１１７、１１８
のゲート・ソース間電圧Ｖ２、Ｖ３は、正の温度特性を
示すので、基準電圧Ｖrefの温度係数を正とすることが
できる。
【０２０１】また、この第１３実施例によれば、ｐＭＯ
Ｓトランジスタ１０８〜１１１、１１７、１１８、ｎＭ
ＯＳトランジスタ１１２〜１１４とで構成するようにし
ているので、製造プロセスを増加させることなく、ＭＯ
Ｓ集積回路に内蔵することができる。
Ｓトランジスタ１０８〜１１１、１１７、１１８、ｎＭ
ＯＳトランジスタ１１２〜１１４とで構成するようにし
ているので、製造プロセスを増加させることなく、ＭＯ
Ｓ集積回路に内蔵することができる。
【０２０２】また、この第１３実施例によれば、抵抗を
使用せず、ＭＯＳトランジスタのみで構成するようにし
ているので、回路に流れる電流を絞ることができ、消費
電流を少なくすることができる。
使用せず、ＭＯＳトランジスタのみで構成するようにし
ているので、回路に流れる電流を絞ることができ、消費
電流を少なくすることができる。
【０２０３】第１４実施例・・図１９〜図２１ 図１９は本発明の第１４実施例を示す回路図である。図
中、１２１は外部から供給される電源電圧ＶＣＣ（非安
定化電圧）を供給するＶＣＣ電源線、１２２はｎＭＯＳ
トランジスタ、１２３はｎＭＯＳトランジスタ１２２の
負荷素子をなすディプリーション形のｐＭＯＳトランジ
スタである。
中、１２１は外部から供給される電源電圧ＶＣＣ（非安
定化電圧）を供給するＶＣＣ電源線、１２２はｎＭＯＳ
トランジスタ、１２３はｎＭＯＳトランジスタ１２２の
負荷素子をなすディプリーション形のｐＭＯＳトランジ
スタである。
【０２０４】また、１２４〜１２６はソースホロア回路
であり、１２７〜１２９は駆動素子をなすディプリーシ
ョン形のｐＭＯＳトランジスタ、１３０〜１３２は負荷
素子をなすディプリーション形のｐＭＯＳトランジスタ
である。
であり、１２７〜１２９は駆動素子をなすディプリーシ
ョン形のｐＭＯＳトランジスタ、１３０〜１３２は負荷
素子をなすディプリーション形のｐＭＯＳトランジスタ
である。
【０２０５】また、１３３は負荷電流源をなすｐＭＯＳ
トランジスタ１２３、１３０〜１３２による電流を微調
整するための電流微調整回路、１３４は基準電圧Ｖref
の微調整を行う基準電圧微調整回路である。
トランジスタ１２３、１３０〜１３２による電流を微調
整するための電流微調整回路、１３４は基準電圧Ｖref
の微調整を行う基準電圧微調整回路である。
【０２０６】ここに、電流微調整回路１３３は、図２０
にその回路図を示すように構成されている。図中、１３
５〜１３９は抵抗、１４０〜１４３はレーザ・ビームに
より切断可能とされたヒューズである。
にその回路図を示すように構成されている。図中、１３
５〜１３９は抵抗、１４０〜１４３はレーザ・ビームに
より切断可能とされたヒューズである。
【０２０７】なお、この電流微調整回路１３３は、ヒュ
ーズ１４０〜１４３のいずれか１本を非切断とし、他を
切断状態にして使用される。
ーズ１４０〜１４３のいずれか１本を非切断とし、他を
切断状態にして使用される。
【０２０８】また、基準電圧微調整回路１３４は、図２
１にその回路図を示すように構成されている。図中、１
４４〜１４８は抵抗、１４９〜１５４はレーザ・ビーム
により切断可能とされたヒューズである。
１にその回路図を示すように構成されている。図中、１
４４〜１４８は抵抗、１４９〜１５４はレーザ・ビーム
により切断可能とされたヒューズである。
【０２０９】なお、基準電圧微調整回路１３４も、ヒュ
ーズ１４９〜１５４のいずれか１本を非切断とし、他を
切断状態にして使用される。
ーズ１４９〜１５４のいずれか１本を非切断とし、他を
切断状態にして使用される。
【０２１０】ここに、電流微調整回路１３３は、抵抗１
３５の端部１３５Ａ及びヒューズ１４０〜１４３の共通
端１５６をＶＣＣ電源線１２１に接続され、抵抗１３９
の端部１３９ＡをｐＭＯＳトランジスタ１２３、１３０
〜１３２のソースに接続されている。
３５の端部１３５Ａ及びヒューズ１４０〜１４３の共通
端１５６をＶＣＣ電源線１２１に接続され、抵抗１３９
の端部１３９ＡをｐＭＯＳトランジスタ１２３、１３０
〜１３２のソースに接続されている。
【０２１１】また、ｐＭＯＳトランジスタ１２３は、ゲ
ートをＶＣＣ電源線１２１に接続され、ドレインをｎＭ
ＯＳトランジスタ１２２のドレインに接続され、ｎＭＯ
Ｓトランジスタ１２２は、ソースを接地されている。
ートをＶＣＣ電源線１２１に接続され、ドレインをｎＭ
ＯＳトランジスタ１２２のドレインに接続され、ｎＭＯ
Ｓトランジスタ１２２は、ソースを接地されている。
【０２１２】また、ｐＭＯＳトランジスタ１３０は、ゲ
ートをＶＣＣ電源線１２１に接続され、ドレインをｐＭ
ＯＳトランジスタ１２７のソースに接続され、ｐＭＯＳ
トランジスタ１２７は、ゲートをノード１５５に接続さ
れ、ドレインを接地されている。
ートをＶＣＣ電源線１２１に接続され、ドレインをｐＭ
ＯＳトランジスタ１２７のソースに接続され、ｐＭＯＳ
トランジスタ１２７は、ゲートをノード１５５に接続さ
れ、ドレインを接地されている。
【０２１３】また、ｐＭＯＳトランジスタ１３１は、ゲ
ートをＶＣＣ電源線１２１に接続され、ドレインをｐＭ
ＯＳトランジスタ１２８のソースに接続され、ｐＭＯＳ
トランジスタ１２８は、ゲートをｐＭＯＳトランジスタ
１２７のソースに接続され、ドレインを接地されてい
る。
ートをＶＣＣ電源線１２１に接続され、ドレインをｐＭ
ＯＳトランジスタ１２８のソースに接続され、ｐＭＯＳ
トランジスタ１２８は、ゲートをｐＭＯＳトランジスタ
１２７のソースに接続され、ドレインを接地されてい
る。
【０２１４】また、ｐＭＯＳトランジスタ１３２は、ゲ
ートをＶＣＣ電源線１２１に接続され、ドレインをｐＭ
ＯＳトランジスタ１２９のソースに接続され、ｐＭＯＳ
トランジスタ１２９は、ゲートをｐＭＯＳトランジスタ
１２８のソースに接続され、ドレインを接地されてい
る。
ートをＶＣＣ電源線１２１に接続され、ドレインをｐＭ
ＯＳトランジスタ１２９のソースに接続され、ｐＭＯＳ
トランジスタ１２９は、ゲートをｐＭＯＳトランジスタ
１２８のソースに接続され、ドレインを接地されてい
る。
【０２１５】また、基準電圧微調整回路１３４は、抵抗
１４４の端部１４４ＡをｐＭＯＳトランジスタ１２９の
ソースに接続され、抵抗１４８の端部１４８ＡをｐＭＯ
Ｓトランジスタ１２８のソースに接続され、ヒューズ１
４９〜１５４の共通端１５７をｎＭＯＳトランジスタ１
２２のゲートに接続されている。
１４４の端部１４４ＡをｐＭＯＳトランジスタ１２９の
ソースに接続され、抵抗１４８の端部１４８ＡをｐＭＯ
Ｓトランジスタ１２８のソースに接続され、ヒューズ１
４９〜１５４の共通端１５７をｎＭＯＳトランジスタ１
２２のゲートに接続されている。
【０２１６】ここに、この第１４実施例によれば、ｐＭ
ＯＳトランジスタ１２３、１３０〜１３２のスレッショ
ルド電圧が、見込み違いや、製造バラツキにより、ずれ
ている場合、電流微調整回路１３３による調整を行うこ
とができる。
ＯＳトランジスタ１２３、１３０〜１３２のスレッショ
ルド電圧が、見込み違いや、製造バラツキにより、ずれ
ている場合、電流微調整回路１３３による調整を行うこ
とができる。
【０２１７】この第１４実施例においては、基準電圧微
調整回路１３４のヒューズ１４９〜１５４は、いずれか
１本を非切断とし、他を切断状態にして使用されるが、
この場合、非切断のヒューズから見て、ｐＭＯＳトラン
ジスタ１２９のソースに接続されている側の抵抗の抵抗
値をＲ2、ｐＭＯＳトランジスタ１２８のソースに接続
されている側の抵抗の抵抗値をＲ3、ｎＭＯＳトランジ
スタ１２２のゲート・ソース間電圧をＶ１、ｐＭＯＳト
ランジスタ１２７のゲート・ソース間電圧をＶ２、ｐＭ
ＯＳトランジスタ１２８のゲート・ソース間電圧をＶ
３、ｐＭＯＳトランジスタ１２９のゲート・ソース間電
圧をＶ４とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２
＋Ｖ３＋Ｖ４×Ｒ 3 ／（Ｒ2＋Ｒ3）をノード１５５に得
ることができる。
調整回路１３４のヒューズ１４９〜１５４は、いずれか
１本を非切断とし、他を切断状態にして使用されるが、
この場合、非切断のヒューズから見て、ｐＭＯＳトラン
ジスタ１２９のソースに接続されている側の抵抗の抵抗
値をＲ2、ｐＭＯＳトランジスタ１２８のソースに接続
されている側の抵抗の抵抗値をＲ3、ｎＭＯＳトランジ
スタ１２２のゲート・ソース間電圧をＶ１、ｐＭＯＳト
ランジスタ１２７のゲート・ソース間電圧をＶ２、ｐＭ
ＯＳトランジスタ１２８のゲート・ソース間電圧をＶ
３、ｐＭＯＳトランジスタ１２９のゲート・ソース間電
圧をＶ４とすると、基準電圧Ｖrefとして、Ｖ１＋Ｖ２
＋Ｖ３＋Ｖ４×Ｒ 3 ／（Ｒ2＋Ｒ3）をノード１５５に得
ることができる。
【０２１８】ここに、例えば、Ｖ１＝０.５［Ｖ］、Ｖ
２＝Ｖ３＝Ｖ４＝０.９［Ｖ］となるようにｎＭＯＳト
ランジスタ１２２、ｐＭＯＳトランジスタ１２７〜１２
９のスレッショルド電圧が設定されていたとする。
２＝Ｖ３＝Ｖ４＝０.９［Ｖ］となるようにｎＭＯＳト
ランジスタ１２２、ｐＭＯＳトランジスタ１２７〜１２
９のスレッショルド電圧が設定されていたとする。
【０２１９】また、Ｒ144（抵抗１４４の抵抗値）＝Ｒ
145（抵抗１４５の抵抗値）＝Ｒ146（抵抗１４６の抵抗
値）＝Ｒ147（抵抗１４７の抵抗値）＝Ｒ148（抵抗１４
８の抵抗値）＝１００ＫΩとする。
145（抵抗１４５の抵抗値）＝Ｒ146（抵抗１４６の抵抗
値）＝Ｒ147（抵抗１４７の抵抗値）＝Ｒ148（抵抗１４
８の抵抗値）＝１００ＫΩとする。
【０２２０】この場合において、ヒューズ１４９＝非切
断、ヒューズ１５０〜１５４＝切断とすれば、基準電圧
Ｖref＝０.５＋０.９＋０.９＋０.９×（５００／５０
０）＝３.２［Ｖ］となる。
断、ヒューズ１５０〜１５４＝切断とすれば、基準電圧
Ｖref＝０.５＋０.９＋０.９＋０.９×（５００／５０
０）＝３.２［Ｖ］となる。
【０２２１】また、ヒューズ１５０＝非切断、ヒューズ
１４９＝切断、ヒューズ１５１〜１５４＝切断とすれ
ば、基準電圧Ｖref＝０.５＋０.９＋０.９＋０.９×
（４００／５００）＝３.０２［Ｖ］となる。
１４９＝切断、ヒューズ１５１〜１５４＝切断とすれ
ば、基準電圧Ｖref＝０.５＋０.９＋０.９＋０.９×
（４００／５００）＝３.０２［Ｖ］となる。
【０２２２】また、ヒューズ１５１＝非切断、ヒューズ
１４９、１５０＝切断、ヒューズ１５２〜１５４＝切断
とすれば、基準電圧Ｖref＝０.５＋０.９＋０.９＋０.
９×（３００／５００）＝２.８４［Ｖ］となる。
１４９、１５０＝切断、ヒューズ１５２〜１５４＝切断
とすれば、基準電圧Ｖref＝０.５＋０.９＋０.９＋０.
９×（３００／５００）＝２.８４［Ｖ］となる。
【０２２３】また、ヒューズ１５２＝非切断、ヒューズ
１４９〜１５１＝切断、ヒューズ１５３、１５４＝切断
とすれば、基準電圧Ｖref＝０.５＋０.９＋０.９＋０.
９×（２００／５００）＝２.６６［Ｖ］となる。
１４９〜１５１＝切断、ヒューズ１５３、１５４＝切断
とすれば、基準電圧Ｖref＝０.５＋０.９＋０.９＋０.
９×（２００／５００）＝２.６６［Ｖ］となる。
【０２２４】また、ヒューズ１５３＝非切断、ヒューズ
１４９〜１５２＝切断、ヒューズ１５４＝切断とすれ
ば、基準電圧Ｖref＝０.５＋０.９＋０.９＋０.９×
（１００／５００）＝２.４８［Ｖ］となる。
１４９〜１５２＝切断、ヒューズ１５４＝切断とすれ
ば、基準電圧Ｖref＝０.５＋０.９＋０.９＋０.９×
（１００／５００）＝２.４８［Ｖ］となる。
【０２２５】また、ヒューズ１５４＝非切断、ヒューズ
１４９〜１５３＝切断とすれば、基準電圧Ｖref＝０.５
＋０.９＋０.９＋０.９×（０／５００）＝２.３［Ｖ］
となる。
１４９〜１５３＝切断とすれば、基準電圧Ｖref＝０.５
＋０.９＋０.９＋０.９×（０／５００）＝２.３［Ｖ］
となる。
【０２２６】ここに、たとえば、基準電圧Ｖrefが外部
からの何らかの擾乱のために上昇すると、ｐＭＯＳトラ
ンジスタ１２７のソース電圧が上昇し、ｐＭＯＳトラン
ジスタ１２８のソース電圧が上昇し、ｐＭＯＳトランジ
スタ１２９のソース電圧が上昇し、ノード１５７の電圧
が上昇し、この結果、ｎＭＯＳトランジスタ１２２のゲ
ート電圧が上昇し、ｎＭＯＳトランジスタ１２２のオン
抵抗が小さくなり、基準電圧Ｖrefは下降して安定す
る。
からの何らかの擾乱のために上昇すると、ｐＭＯＳトラ
ンジスタ１２７のソース電圧が上昇し、ｐＭＯＳトラン
ジスタ１２８のソース電圧が上昇し、ｐＭＯＳトランジ
スタ１２９のソース電圧が上昇し、ノード１５７の電圧
が上昇し、この結果、ｎＭＯＳトランジスタ１２２のゲ
ート電圧が上昇し、ｎＭＯＳトランジスタ１２２のオン
抵抗が小さくなり、基準電圧Ｖrefは下降して安定す
る。
【０２２７】また、逆に、基準電圧Ｖrefが下降する
と、ｐＭＯＳトランジスタ１２７のソース電圧が下降
し、ｐＭＯＳトランジスタ１２８のソース電圧が下降
し、ｐＭＯＳトランジスタ１２９のソース電圧が下降
し、ノード１５７の電圧が下降し、この結果、ｎＭＯＳ
トランジスタ１２２のゲート電圧が下降し、ｎＭＯＳト
ランジスタ１２２のオン抵抗が大きくなり、基準電圧Ｖ
refは上昇して安定する。
と、ｐＭＯＳトランジスタ１２７のソース電圧が下降
し、ｐＭＯＳトランジスタ１２８のソース電圧が下降
し、ｐＭＯＳトランジスタ１２９のソース電圧が下降
し、ノード１５７の電圧が下降し、この結果、ｎＭＯＳ
トランジスタ１２２のゲート電圧が下降し、ｎＭＯＳト
ランジスタ１２２のオン抵抗が大きくなり、基準電圧Ｖ
refは上昇して安定する。
【０２２８】このように、この第１４実施例によれば、
基準電圧Ｖrefは、ソースホロア回路１２４〜１２６を
介してフィードバック制御されるので、電圧値一定の安
定化した基準電圧Ｖrefを得ることができる。
基準電圧Ｖrefは、ソースホロア回路１２４〜１２６を
介してフィードバック制御されるので、電圧値一定の安
定化した基準電圧Ｖrefを得ることができる。
【０２２９】なお、この第１４実施例においては、ｎＭ
ＯＳトランジスタ１２２のゲート・ソース間電圧Ｖ１を
スレッショルド電圧付近に設定し、負の温度係数を有す
るように設定することにより、ｎＭＯＳトランジスタ１
２２の出力内部抵抗を低くし、基準電圧Ｖrefの更なる
安定化を図ることができるが、このようにしても、ｐＭ
ＯＳトランジスタ１２７、１２８、１２９のゲート・ソ
ース間電圧Ｖ２、Ｖ３、Ｖ４は正の温度係数を有するの
で、基準電圧Ｖrefの温度特性を正にすることができ
る。
ＯＳトランジスタ１２２のゲート・ソース間電圧Ｖ１を
スレッショルド電圧付近に設定し、負の温度係数を有す
るように設定することにより、ｎＭＯＳトランジスタ１
２２の出力内部抵抗を低くし、基準電圧Ｖrefの更なる
安定化を図ることができるが、このようにしても、ｐＭ
ＯＳトランジスタ１２７、１２８、１２９のゲート・ソ
ース間電圧Ｖ２、Ｖ３、Ｖ４は正の温度係数を有するの
で、基準電圧Ｖrefの温度特性を正にすることができ
る。
【０２３０】また、この第１４実施例によれば、ｐＭＯ
Ｓトランジスタ１２３、１２７〜１２９、１３０〜１３
２と、ｎＭＯＳトランジスタ１２２と、抵抗１３５〜１
３９、１４４〜１４８と、ヒューズ１４０〜１４３、１
４９〜１５４とで構成されているので、製造プロセスを
増加させることなく、ＭＯＳ集積回路に内蔵することが
できる。
Ｓトランジスタ１２３、１２７〜１２９、１３０〜１３
２と、ｎＭＯＳトランジスタ１２２と、抵抗１３５〜１
３９、１４４〜１４８と、ヒューズ１４０〜１４３、１
４９〜１５４とで構成されているので、製造プロセスを
増加させることなく、ＭＯＳ集積回路に内蔵することが
できる。
【０２３１】また、この第１４実施例によれば、抵抗１
３５〜１３９、１４４〜１４８を設けているが、回路に
流れる電流は、ｐＭＯＳトランジスタ１２３、１３０〜
１３２で規定されるので、電流を絞ることができ、消費
電流を少なくすることができる。
３５〜１３９、１４４〜１４８を設けているが、回路に
流れる電流は、ｐＭＯＳトランジスタ１２３、１３０〜
１３２で規定されるので、電流を絞ることができ、消費
電流を少なくすることができる。
【０２３２】
【発明の効果】以上のように、本発明によれば、ドレイ
ンを負荷を介して非安定化電圧線に接続され、ソースを
接地されたｎチャネル絶縁ゲート形電界効果トランジス
タのドレイン電圧をソースホロア回路を介してフィード
バック制御するという構成を採用したことにより、安定
した基準電圧を得ることができ、しかも、製造プロセス
の増加を招くことなく、絶縁ゲート形電界効果トランジ
スタを集積化してなる集積回路に内蔵することができ、
かつ、消費電流の低減化を図ることができる。
ンを負荷を介して非安定化電圧線に接続され、ソースを
接地されたｎチャネル絶縁ゲート形電界効果トランジス
タのドレイン電圧をソースホロア回路を介してフィード
バック制御するという構成を採用したことにより、安定
した基準電圧を得ることができ、しかも、製造プロセス
の増加を招くことなく、絶縁ゲート形電界効果トランジ
スタを集積化してなる集積回路に内蔵することができ、
かつ、消費電流の低減化を図ることができる。
【図１】本発明中、第１の発明の原理説明図である。
【図２】本発明中、第２の発明の原理説明図である。
【図３】本発明の第１実施例を示す回路図である。
【図４】エンハンスメント形のｎＭＯＳトランジスタの
ＶG−log（Id）特性を示す図である。
ＶG−log（Id）特性を示す図である。
【図５】本発明の第２実施例を示す回路図である。
【図６】本発明の第３実施例を示す回路図である。
【図７】本発明の第４実施例を示す回路図である。
【図８】本発明の第５実施例を示す回路図である。
【図９】本発明の第６実施例を示す回路図である。
【図１０】本発明の第７実施例を示す回路図である。
【図１１】本発明の第８実施例を示す回路図である。
【図１２】本発明の第９実施例を示す回路図である。
【図１３】エンハンスメント形のｎＭＯＳトランジスタ
のＶG−log（Id）特性を示す図である。
のＶG−log（Id）特性を示す図である。
【図１４】ディプリーション形のｐＭＯＳトランジスタ
のＶG−log（Id）特性を示す図である。
のＶG−log（Id）特性を示す図である。
【図１５】本発明の第１０実施例を示す回路図である。
【図１６】本発明の第１１実施例を示す回路図である。
【図１７】本発明の第１２実施例を示す回路図である。
【図１８】本発明の第１３実施例を示す回路図である。
【図１９】本発明の第１４実施例を示す回路図である。
【図２０】本発明の第１４実施例が設ける電流微調整回
路を示す回路図である。
路を示す回路図である。
【図２１】本発明の第１４実施例が設ける基準電圧微調
整回路を示す回路図である。
整回路を示す回路図である。
【図２２】従来の基準電圧発生回路の一例（バンドギャ
ップ参照回路の一例）を示す回路図である。
ップ参照回路の一例）を示す回路図である。
【図２３】トリプル・ウエル・プロセスを説明するため
の断面図である。
の断面図である。
【図２４】従来の基準電圧発生回路の他の例（ＭＯＳト
ランジスタのしきい値電圧を利用してなる基準電圧発生
回路の一例）を示す回路図である。
ランジスタのしきい値電圧を利用してなる基準電圧発生
回路の一例）を示す回路図である。
【図２５】図２４に示す基準電圧発生回路から発生され
る基準電圧の温度特性を示す図である。
る基準電圧の温度特性を示す図である。
（図１） ２３ 非安定化電圧線 ２４ 負荷手段 ２５ エンハンスメント形のｎＭＯＳトランジスタ ２６ ソースホロア回路 ＶＡ 非安定電圧 Ｖref 基準電圧 （図２） ２９ 非安定化電圧線 ３０ 負荷手段 ３１ エンハンスメント形のｎＭＯＳトランジスタ ３２〜３４ ソースホロア回路 ＶＡ 非安定電圧 Ｖref 基準電圧
Claims (21)
- 【請求項１】一端を非安定化電圧を供給する非安定化電
圧線に接続された負荷手段と、 ドレインを前記負荷手段の他端に接続され、ソースを接
地されたエンハンスメント形のｎチャネル絶縁ゲート形
電界効果トランジスタと、 絶縁ゲート形電界効果トランジスタを駆動素子とし、入
力端を前記ｎチャネル絶縁ゲート形電界効果トランジス
タのドレインに接続され、出力端を前記ｎチャネル絶縁
ゲート形電界効果トランジスタのゲートに接続されたソ
ースホロア回路とを備え、 前記ｎチャネル絶縁ゲート形電界効果トランジスタのド
レインに基準電圧を得るようにされていることを特徴と
する基準電圧発生回路。 - 【請求項２】一端を非安定化電圧を供給する非安定化電
圧線に接続された負荷手段と、 ドレインを前記負荷手段の他端に接続され、ソースを接
地されたエンハンスメント形の第１のｎチャネル絶縁ゲ
ート形電界効果トランジスタと、 ドレインを前記非安定化電圧線に接続され、ゲートを前
記第１のｎチャネル絶縁ゲート形電界効果トランジスタ
のドレインに接続され、ソースを前記第１のｎチャネル
絶縁ゲート形電界効果トランジスタのゲートに接続され
たエンハンスメント形の第２のｎチャネル絶縁ゲート形
電界効果トランジスタと、 一端を前記第２のｎチャネル絶縁ゲート形電界効果トラ
ンジスタのソースに接続され、他端を接地された抵抗と
を備え、 前記第１のｎチャネル絶縁ゲート形電界効果トランジス
タのドレインに基準電圧を得るようにされていることを
特徴とする基準電圧発生回路。 - 【請求項３】ソースを非安定化電圧を供給する非安定化
電圧線に接続され、ゲートをドレインに接続されたエン
ハンスメント形の第１のｐチャネル絶縁ゲート形電界効
果トランジスタと、ソースを前記非安定化電圧線に接続
され、ゲートを前記第１のｐチャネル絶縁ゲート形電界
効果トランジスタのゲートに接続されたエンハンスメン
ト形の第２のｐチャネル絶縁ゲート形電界効果トランジ
スタからなるカレントミラー回路と、 ドレインを前記第２のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ソースを接地され
たエンハンスメント形の第１のｎチャネル絶縁ゲート形
電界効果トランジスタと、 ドレインを前記第１のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ゲートを前記第１
のｎチャネル絶縁ゲート形電界効果トランジスタのドレ
インに接続され、ソースを前記第１のｎチャネル絶縁ゲ
ート形電界効果トランジスタのゲートに接続されたエン
ハンスメント形の第２のｎチャネル絶縁ゲート形電界効
果トランジスタと、 一端を前記第２のｎチャネル絶縁ゲート形電界効果トラ
ンジスタのソースに接続され、他端を接地された抵抗と
を備え、 前記第１のｎチャネル絶縁ゲート形電界効果トランジス
タのドレインに基準電圧を得るようにされていることを
特徴とする基準電圧発生回路。 - 【請求項４】一端を非安定化電圧を供給する非安定化電
圧線に接続された負荷手段と、 ドレインを前記負荷手段の他端に接続され、ソースを接
地されたエンハンスメント形の第１のｎチャネル絶縁ゲ
ート形電界効果トランジスタと、 ドレインを前記非安定化電圧線に接続され、ゲートを前
記第１のｎチャネル絶縁ゲート形電界効果トランジスタ
のドレインに接続されたエンハンスメント形の第２のｎ
チャネル絶縁ゲート形電界効果トランジスタと、 一端を前記第２のｎチャネル絶縁ゲート形電界効果トラ
ンジスタのソースに接続され、他端を前記第１のｎチャ
ネル絶縁ゲート形電界効果トランジスタのゲートに接続
されたレベルシフト手段と、 一端を前記レベルシフト手段の他端に接続され、他端を
接地された抵抗とを備え、 前記第１のｎチャネル絶縁ゲート形電界効果トランジス
タのドレインに基準電圧を得るようにされていることを
特徴とする基準電圧発生回路。 - 【請求項５】ソースを非安定化電圧を供給する非安定化
電圧線に接続され、ゲートをドレインに接続されたエン
ハンスメント形の第１のｐチャネル絶縁ゲート形電界効
果トランジスタと、ソースを前記非安定化電圧線に接続
され、ゲートを前記第１のｐチャネル絶縁ゲート形電界
効果トランジスタのゲートに接続されたエンハンスメン
ト形の第２のｐチャネル絶縁ゲート形電界効果トランジ
スタからなるカレントミラー回路と、 ドレインを前記第２のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ソースを接地され
たエンハンスメント形の第１のｎチャネル絶縁ゲート形
電界効果トランジスタと、 ドレインを前記第１のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ゲートを前記第１
のｎチャネル絶縁ゲート形電界効果トランジスタのドレ
インに接続されたエンハンスメント形の第２のｎチャネ
ル絶縁ゲート形電界効果トランジスタと、 一端を前記第２のｎチャネル絶縁ゲート形電界効果トラ
ンジスタのソースに接続され、他端を前記第１のｎチャ
ネル絶縁ゲート形電界効果トランジスタのゲートに接続
されたレベルシフト手段と、 一端を前記レベルシフト手段の他端に接続され、他端を
接地された抵抗とを備え、 前記第１のｎチャネル絶縁ゲート形電界効果トランジス
タのドレインに基準電圧を得るようにされていることを
特徴とする基準電圧発生回路。 - 【請求項６】前記レベルシフト手段は、一端を前記第２
のｎチャネル絶縁ゲート形電界効果トランジスタのソー
スに接続され、他端を前記第１のｎチャネル絶縁ゲート
形電界効果トランジスタのゲートに接続された第２の抵
抗で構成されていることを特徴とする請求項４又は５記
載の基準電圧発生回路。 - 【請求項７】前記レベルシフト手段は、ゲートをドレイ
ンに接続され、ドレインを前記第２のｎチャネル絶縁ゲ
ート形電界効果トランジスタのソースに接続され、ソー
スを前記第１のｎチャネル絶縁ゲート形電界効果トラン
ジスタのゲートに接続された第３のｎチャネル絶縁ゲー
ト形電界効果トランジスタで構成されていることを特徴
とする請求項４又は５記載の基準電圧発生回路。 - 【請求項８】前記レベルシフト手段は、アノードを前記
第２のｎチャネル絶縁ゲート形電界効果トランジスタの
ソースに接続され、カソードを前記第１のｎチャネル絶
縁ゲート形電界効果トランジスタのゲートに接続された
ダイオードで構成されていることを特徴とする請求項４
又は５記載の基準電圧発生回路。 - 【請求項９】前記第１のｎチャネル絶縁ゲート形電界効
果トランジスタは、ドレイン電流が一定の下におけるゲ
ート・ソース間電圧の温度特性が負となる領域にバイア
スされ、前記第２のｎチャネル絶縁ゲート形電界効果ト
ランジスタは、ドレイン電流が一定の下におけるゲート
・ソース間電圧の温度特性が正となる領域にバイアスさ
れることを特徴とする請求項２、３、４、５、６、７又
は８記載の基準電圧発生回路。 - 【請求項１０】前記第１のｎチャネル絶縁ゲート形電界
効果トランジスタは、ドレイン電流が一定の下における
ゲート・ソース間電圧の温度特性が正となる領域にバイ
アスされ、前記第２のｎチャネル絶縁ゲート形電界効果
トランジスタは、ドレイン電流が一定の下におけるゲー
ト・ソース間電圧の温度特性が負となる領域にバイアス
されることを特徴とする請求項２、３、４、５、６、７
又は８記載の基準電圧発生回路。 - 【請求項１１】前記第１及び第２のｎチャネル絶縁ゲー
ト形電界効果トランジスタは、ドレイン電流が一定の下
におけるゲート・ソース間電圧の温度特性が正となる領
域にバイアスされることを特徴とする請求項２、３、
４、５、６、７又は８記載の基準電圧発生回路。 - 【請求項１２】一端を非安定化電圧を供給する非安定化
電圧線に接続された第１の負荷手段と、 ドレインを前記第１の負荷手段の他端に接続され、ソー
スを接地されたエンハンスメント形のｎチャネル絶縁ゲ
ート形電界効果トランジスタと、 一端を前記非安定化電圧線に接続された第２の負荷手段
と、 ソースを前記第２の負荷手段の他端及び前記ｎチャネル
絶縁ゲート形電界効果トランジスタのゲートに接続さ
れ、ゲートを前記ｎチャネル絶縁ゲート形電界効果トラ
ンジスタのドレインに接続され、ドレインを接地された
ディプリーション形のｐチャネル絶縁ゲート形電界効果
トランジスタとを備え、 前記ｎチャネル絶縁ゲート形電界効果トランジスタのド
レインに基準電圧を得るようにされていることを特徴と
する基準電圧発生回路。 - 【請求項１３】ソースを非安定化電圧を供給する非安定
化電圧線に接続され、ゲートをドレインに接続されたエ
ンハンスメント形の第１のｐチャネル絶縁ゲート形電界
効果トランジスタと、ソースを前記非安定化電圧線に接
続され、ゲートを前記第１のｐチャネル絶縁ゲート形電
界効果トランジスタのゲートに接続されたエンハンスメ
ント形の第２、第３のｐチャネル絶縁ゲート形電界効果
トランジスタからなるカレントミラー回路と、 ドレインを前記第２のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ソースを接地され
たエンハンスメント形の第１のｎチャネル絶縁ゲート形
電界効果トランジスタと、 ソースを前記第３のｐチャネル絶縁ゲート形電界効果ト
ランジスタのドレイン及び前記第１のｎチャネル絶縁ゲ
ート形電界効果トランジスタのゲートに接続され、ゲー
トを前記第１のｎチャネル絶縁ゲート形電界効果トラン
ジスタのドレインに接続され、ドレインを接地されたデ
ィプリーション形の第４のｐチャネル絶縁ゲート形電界
効果トランジスタと、 ドレインを前記第１のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ソースを接地さ
れ、起動時、ゲートに起動パルスが供給され、起動時の
み、オン状態とされる第２のｎチャネル絶縁ゲート形電
界効果トランジスタと、 ドレインを前記第１のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ソースを接地さ
れ、ゲートを前記第１のｎチャネル絶縁ゲート形電界効
果トランジスタのドレインに接続された第３のｎチャネ
ル絶縁ゲート形電界効果トランジスタとを備え、 前記第１のｎチャネル絶縁ゲート形電界効果トランジス
タのドレインに基準電圧を得るようにされていることを
特徴とする基準電圧発生回路。 - 【請求項１４】一端を非安定化電圧を供給する非安定化
電圧線に接続された負荷手段と、 ドレインを前記負荷手段の他端に接続され、ソースを接
地されたエンハンスメント形のｎチャネル絶縁ゲート形
電界効果トランジスタと、 絶縁ゲート形電界効果トランジスタを駆動素子とし、か
つ、縦列接続され、初段のソースホロア回路の入力端を
前記ｎチャネル絶縁ゲート形電界効果トランジスタのド
レインに接続され、最終段のソースホロア回路の出力端
を前記ｎチャネル絶縁ゲート形電界効果トランジスタの
ゲートに接続された複数のソースホロア回路とを備え、 前記ｎチャネル絶縁ゲート形電界効果トランジスタのド
レインに基準電圧を得るようにされていることを特徴と
する基準電圧発生回路。 - 【請求項１５】前記複数のソースホロア回路のそれぞれ
は、ドレインを前記非安定化電圧線に接続されたエンハ
ンスメント形のｎチャネル絶縁ゲート形電界効果トラン
ジスタを駆動素子とし、一端を前記ｎチャネル絶縁ゲー
ト形電界効果トランジスタのソースに接続された抵抗を
負荷素子としてなり、前記最終段のソースホロア回路を
除き、前記抵抗の他端を次段のソースホロア回路を構成
するｎチャネル絶縁ゲート形電界効果トランジスタのソ
ースに接続されていることを特徴とする請求項１４記載
の基準電圧発生回路。 - 【請求項１６】前記複数のソースホロア回路のそれぞれ
は、一端を前記非安定化電圧線に接続された負荷手段
と、ソースを前記負荷手段の他端に接続され、ドレイン
を接地されたディプリーション形のｐチャネル絶縁ゲー
ト形電界効果トランジスタからなることを特徴とする請
求項１４記載の基準電圧発生回路。 - 【請求項１７】ソースを非安定化電圧を供給する非安定
化電圧線に接続され、ゲートをドレインに接続されたエ
ンハンスメント形の第１のｐチャネル絶縁ゲート形電界
効果トランジスタと、ソースを前記非安定化電圧線に接
続され、ゲートを前記第１のｐチャネル絶縁ゲート形電
界効果トランジスタのゲートに接続されたエンハンスメ
ント形の第２、第３、第４・・・第ｎ（但し、ｎ＝４以
上の整数）のｐチャネル絶縁ゲート形電界効果トランジ
スタからなるカレントミラー回路と、 ドレインを前記第２のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ソースを接地され
たエンハンスメント形の第１のｎチャネル絶縁ゲート形
電界効果トランジスタと、 前記第３、第４・・・第ｎのｐチャネル絶縁ゲート形電
界効果トランジスタを負荷素子とし、ソースをそれぞれ
前記第３、第４・・・第ｎのｐチャネル絶縁ゲート形電
界効果トランジスタのドレインに接続され、ドレインを
接地されたディプリーション形の第ｎ＋１、第ｎ＋２・
・・第２ｎ−２のｐチャネル絶縁ゲート形電界効果トラ
ンジスタを駆動素子とし、かつ、縦列接続され、前記第
ｎ＋１のｐチャネル絶縁ゲート形電界効果トランジスタ
のゲートを前記第１のｎチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、前記第２ｎ−２の
ｐチャネル絶縁ゲート形電界効果トランジスタのソース
を前記第１のｎチャネル絶縁ゲート形電界効果トランジ
スタのゲートに接続された第１、第２・・・第ｎ−２の
ソースホロア回路と、 ドレインを前記第１のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ソースを接地さ
れ、起動時、ゲートに起動パルスが供給され、起動時の
み、オン状態とされる第２のｎチャネル絶縁ゲート形電
界効果トランジスタと、 ドレインを前記第１のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ソースを接地さ
れ、ゲートを前記第１のｎチャネル絶縁ゲート形電界効
果トランジスタのドレインに接続された第３のｎチャネ
ル絶縁ゲート形電界効果トランジスタとを備え、 前記第１のｎチャネル絶縁ゲート形電界効果トランジス
タのドレインに基準電圧を得るようにされていることを
特徴とする基準電圧発生回路。 - 【請求項１８】ゲートを非安定化電圧を供給する非安定
化電圧線に接続されたディプリーション形の第１、第
２、第３・・・第ｎ（但し、ｎ＝３以上の整数）のｐチ
ャネル絶縁ゲート形電界効果トランジスタと、 切断可能とされた複数の導電体のうち、切断する導電体
と、非切断とする導電体とを選択することによって抵抗
値を選択することができるようにされた抵抗体からな
り、一端を前記非安定化電圧線に接続され、他端を前記
第１、第２、第３・・・第ｎのｐチャネル絶縁ゲート形
電界効果トランジスタのソースに接続された、前記第
１、第２、第３・・・第ｎのｐチャネル絶縁ゲート形電
界効果トランジスタに流れる電流を微調整する電流微調
整手段と、 ドレインを前記第１のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ソースを接地され
たエンハンスメント形のｎチャネル絶縁ゲート形電界効
果トランジスタと、 ソースをそれぞれ前記第２、第３・・・第ｎのｐチャネ
ル絶縁ゲート形電界効果トランジスタのドレインに接続
され、ドレインを接地されたディプリーション形の第ｎ
＋１・・・第２ｎ−１のｐチャネル絶縁ゲート形電界効
果トランジスタを駆動素子とし、縦列接続され、前記第
ｎ＋１のｐチャネル絶縁ゲート形電界効果トランジスタ
のゲートを前記ｎチャネル絶縁ゲート形電界効果トラン
ジスタのドレインに接続され、前記第２ｎ−１のｐチャ
ネル絶縁ゲート形電界効果トランジスタのソースを前記
ｎチャネル絶縁ゲート形電界効果トランジスタのゲート
に接続された第１、第２・・・第ｎ−１のソースホロア
回路とを備え、 前記ｎチャネル絶縁ゲート形電界効果トランジスタのド
レインに基準電圧を得るようにされていることを特徴と
する基準電圧発生回路。 - 【請求項１９】ゲート及びソースを非安定化電圧を供給
する非安定化電圧線に接続されたディプリーション形の
第１、第２、第３・・・第ｎ（但し、ｎ＝３以上の整
数）のｐチャネル絶縁ゲート形電界効果トランジスタ
と、 ドレインを前記第１のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ソースを接地され
たエンハンスメント形のｎチャネル絶縁ゲート形電界効
果トランジスタと、 ソースをそれぞれ前記第２、第３・・・第ｎのｐチャネ
ル絶縁ゲート形電界効果トランジスタのドレインに接続
され、ドレインを接地されたディプリーション形の第ｎ
＋１・・・第２ｎ−１のｐチャネル絶縁ゲート形電界効
果トランジスタを駆動素子とし、縦列接続され、前記第
ｎ＋１のｐチャネル絶縁ゲート形電界効果トランジスタ
のゲートを前記ｎチャネル絶縁ゲート形電界効果トラン
ジスタのドレインに接続された第１、第２・・・第ｎ−
１のソースホロア回路と、 切断可能とされた複数の導電体のうち、切断する導電体
と、非切断とする導電体とを選択することによって中間
タップを選択することができるようにされた抵抗体から
なり、一端を前記第２ｎ−１のｐチャネル絶縁ゲート形
電界効果トランジスタのソースに接続され、他端を前記
第２ｎ−２のｐチャネル絶縁ゲート形電界効果トランジ
スタのソースに接続され、前記中間タップを前記ｎチャ
ネル絶縁ゲート形電界効果トランジスタのゲートに接続
された、基準電圧を微調整する基準電圧微調整手段とを
備え、 前記ｎチャネル絶縁ゲート形電界効果トランジスタのド
レインに前記基準電圧を得るようにされていることを特
徴とする基準電圧発生回路。 - 【請求項２０】ゲートを非安定化電圧を供給する非安定
化電圧線に接続されたディプリーション形の第１、第
２、第３・・・第ｎ（但し、ｎ＝３以上の整数）のｐチ
ャネル絶縁ゲート形電界効果トランジスタと、 切断可能とされた複数の導電体のうち、切断する導電体
と、非切断とする導電体とを選択することによって抵抗
値を選択することができるようにされた抵抗体からな
り、一端を前記非安定化電圧線に接続され、他端を前記
第１、第２、第３・・・第ｎのｐチャネル絶縁ゲート形
電界効果トランジスタのソースに接続された、前記第
１、第２、第３・・・第ｎのｐチャネル絶縁ゲート形電
界効果トランジスタに流れる電流を微調整する電流微調
整手段と、 ドレインを前記第１のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ソースを接地され
たエンハンスメント形のｎチャネル絶縁ゲート形電界効
果トランジスタと、 ソースをそれぞれ前記第２、第３・・・第ｎのｐチャネ
ル絶縁ゲート形電界効果トランジスタのドレインに接続
され、ドレインを接地されたディプリーション形の第ｎ
＋１・・・第２ｎ−１のｐチャネル絶縁ゲート形電界効
果トランジスタを駆動素子とし、縦列接続され、前記第
ｎ＋１のｐチャネル絶縁ゲート形電界効果トランジスタ
のゲートを前記第１のｎチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続された第１、第２・・・
第ｎ−１のソースホロア回路と、 切断可能とされた複数の導電体のうち、切断する導電体
と、非切断とする導電体とを選択することによって中間
タップを選択することができるようにされた抵抗体から
なり、一端を前記第２ｎ−１のｐチャネル絶縁ゲート形
電界効果トランジスタのソースに接続され、他端を前記
第２ｎ−２のｐチャネル絶縁ゲート形電界効果トランジ
スタのソースに接続され、前記中間タップを前記ｎチャ
ネル絶縁ゲート形電界効果トランジスタのゲートに接続
された、基準電圧を微調整する基準電圧微調整手段とを
備え、 前記ｎチャネル絶縁ゲート形電界効果トランジスタのド
レインに前記基準電圧を得るようにされていることを特
徴とする基準電圧発生回路。 - 【請求項２１】前記非安定化電圧線は、電源線であるこ
とを特徴とする請求項１〜５、１２〜１４、１７〜２０
のいずれかに記載の基準電圧発生回路。
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