JP4882474B2 - 発振器 - Google Patents
発振器 Download PDFInfo
- Publication number
- JP4882474B2 JP4882474B2 JP2006111943A JP2006111943A JP4882474B2 JP 4882474 B2 JP4882474 B2 JP 4882474B2 JP 2006111943 A JP2006111943 A JP 2006111943A JP 2006111943 A JP2006111943 A JP 2006111943A JP 4882474 B2 JP4882474 B2 JP 4882474B2
- Authority
- JP
- Japan
- Prior art keywords
- charging
- circuit
- mos transistor
- capacitor
- charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 claims description 87
- 238000007599 discharging Methods 0.000 claims description 59
- 230000010355 oscillation Effects 0.000 claims description 15
- 239000000758 substrate Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 101150087801 PE23 gene Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- 101100136063 Mycobacterium tuberculosis (strain ATCC 25618 / H37Rv) PE11 gene Proteins 0.000 description 1
- 101100136064 Mycobacterium tuberculosis (strain ATCC 25618 / H37Rv) PE13 gene Proteins 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 244000145845 chattering Species 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Landscapes
- Amplifiers (AREA)
Description
この発振器は、キャパシタと、このキャパシタを充電するための電流を生成する電流源回路と、CMOSインバータからなりそのキャパシタの充放電を独立的にそれぞれ行う2つの充放電回路と、キャパシタの充電電圧の判定に応じた出力動作を行う2つの充電判定アンプと、その2つの充電判定アンプの出力を記憶するとともに2つの充放電回路の動作を制御するラッチ回路と、を備えている。
このため、従来の発振器の出力を、遅延時間を生成するための遅延カウンタ用のクロックとして使用すると、その遅延時間がそのCMOSインバータのしきい値電圧のばらつきによってばらつくという不具合がある。
すなわち、第1の発明は、参照電流を生成する電流源回路と、キャパシタと、前記参照電流に基づいて生成される充電電流による前記キャパシタの充電と前記キャパシタの放電とを行う第1充放電回路と、前記参照電流に基づいて生成される充電電流による前記キャパシタの充電と前記キャパシタの放電とを行う第2充放電回路と、前記第1充放電回路による前記キャパシタの一端側の充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第1充電判定アンプと、前記第2充放電回路による前記キャパシタの他端側の充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第2充電判定アンプと、前記第1充電判定アンプおよび第2充電判定アンプの両出力信号に基づき、前記第1充放電回路および第2充放電回路の充放電動作を制御する制御信号をそれぞれ生成するラッチ回路と、を含み、前記第1充放電回路および前記第2充放電回路は、前記充電電流を生成する第1のMOSトランジスタをそれぞれ含み、前記第1充電判定アンプおよび第2充電判定アンプは、前記第1充電判定アンプおよび第2充電判定アンプを動作させるバイアス電流を生成する第2のMOSトランジスタをそれぞれ含み、かつ、前記バイアス電流は前記参照電流に基づいて生成されることを特徴とする。
(第1実施形態)
本発明の発振器の第1実施形態の構成について、図1を参照して説明する。
この第1実施形態に係る発振器は、図1に示すように、電流源回路1と、キャパシタ2と、第1充放電回路3と、第2充放電回路4と、第1充電判定アンプ5と、第2充電判定アンプ6と、遅延インバータ段7と、遅延インバータ段8と、ラッチ回路9と、を備えている。
ここで、本発明の第1実施形態の説明に先立って、本発明の基本的な考え方について説明する。
本発明のような発振器をMOSトランジスタで構成する場合に、そのMOSトランジスタのしきい値電圧にばらつきがあると、発振器を量産する場合に発振周期にばらつきが発生するという不具合があり、これに個別的に対処するのはコストなどの点で難しい。
そこで、本発明では、電流源回路1と充電判定アンプ5、6との間で電流ミラーの関係を持たせ、そのミラー比をmとし、充放電判定アンプを構成する入力MOSトランジスタの導電係数をKとし、予め定義した式を使用してその両者の最適値を求め、この求めた最適値の下で設計すると、製造時にMOSトランジスタのしきい値電圧のばらつきがあっても、使用時にはそのばらつき補償されて発振周期の変動が僅かになることを見いだしたものである。
電流源回路1は、第1充放電回路3および第2充放電回路4がそれぞれキャパシタ2を充電するための充電電流Icの基準となる参照電流Irefを生成する回路であり、その参照電流Irefはバイアス端子11に供給されるバイアス電圧VBによりを外部から可変あるいは任意に設定できるようになっている。
第1充放電回路3は、キャパシタ2の充放電を行うようになっている。第2充放電回路4は、キャパシタ2の充放電を行うようになっており、その充放電動作が第1充放電回路3による充放電動作と排他的であって重ならないようになっている。
遅延インバータ段7は、第1充電判定アンプ5の出力信号を所定時間遅延させるものであり、例えば3段のインバータ71〜73とアンドゲート74で構成される。遅延インバータ段8は、第2充電判定アンプ6の出力信号を所定時間遅延させるものであり、例えば3段のインバータ81〜83で構成される。ここで、アンドゲート74は、ラッチ回路9の禁止入力を回避するためのものである。
さらに、この第1実施形態では、後述のように、上記のミラー比mと、充放電判定アンプ4、5の入力MOSトランジスタの導電係数Kについて、予め定義した式を使用してその最適値を求め、この求めた最適値の下で設計するようにしている。
電流源回路1は、カレントミラー回路を構成するP型のMOSトランジスタPE7、PE8と、N型のMOSトランジスタNE5、NE6と、抵抗R1とから構成される。
MOSトランジスタPE7、PE8の各ソースおよび各基板端子は共通接続され、その共通接続部が電源端子10に接続されて電源電圧VDDが供給されるようになっている。MOSトランジスタPE8のゲートは、自己のドレインに接続されるとともに、MOSトランジスタPE7のゲートに接続されている。
そして、MOSトランジスタPE1は、電流源回路1のMOSトランジスタPE8に流れる参照電流Irefのn倍の充電電流Icを得るために、MOSトランジスタPE8との間でカレントミラー回路を構成している。
MOSトランジスタPE1のゲートは、電流源回路1のMOSトランジスタPE8のゲートおよびドレインに接続されている。MOSトランジスタPE1のソースおよび基板端子は共通接続され、その共通接続部が電源端子10に接続され、電源電圧VDDが供給されるようになっている。
そして、MOSトランジスタPE4は、電流源回路1のMOSトランジスタPE8に流れる参照電流Irefのn倍の充電電流Icを得るために、MOSトランジスタPE8との間でカレントミラー回路を構成している。
MOSトランジスタPE4のゲートは、電流源回路1のMOSトランジスタPE8のゲートおよびドレインに接続されている。MOSトランジスタPE4のソースおよび基板端子は共通接続され、その共通接続部が電源端子10に接続され、電源電圧VDDが供給されるようになっている。
そして、MOSトランジスタPE3は、電流源回路1のMOSトランジスタPE8に流れる参照電流Irefのm倍のバイアス電流Ijを得るために、MOSトランジスタPE8との間でカレントミラー回路を構成している。
そして、MOSトランジスタPE6は、電流源回路1のMOSトランジスタPE8に流れる参照電流Irefのm倍のバイアス電流Ijを得るために、MOSトランジスタPE8との間でカレントミラー回路を構成している。
いま、例えば、ノアゲート91の出力がLレベルの場合には、第1充放電回路3のCMOSインバータの入力信号はLレベルとなるので、MOSトランジスタPE2がオンするとともにMOSトランジスタNE3がオフした状態にある。
このため、ノアゲート91の出力がLレベルの場合には、キャパシタ2の一端側21は電流源であるMOSトランジスタPE1に接続され、キャパシタ2の他端側22はグランドに接続される。このため、キャパシタ2は第1充放電回路3により充電される。従って、このときには、キャパシタ2の一端側の端子電圧V1は、図2の実線で示すように直線的に増加していく。一方、キャパシタ2の他端側の端子電圧V2は、図2の破線で示すように0〔V〕を維持する。
このため、第1充放電回路3のCMOSインバータの入力信号はLレベルからHレベルに変化するので、MOSトランジスタPE2がオフするとともにMOSトランジスタNE3はオンする。一方、第2充放電回路4のCMOSインバータの入力信号はHレベルからLレベルに変化するので、MOSトランジスタPE5がオンするとともにMOSトランジスタNE2がオフする。
そして、キャパシタ2は、その−VT〔V〕から第2充放電回路4により充電が開始される。このときには、キャパシタ2の端子電圧V2は、図2に示すように直線的に増加していく。一方、キャパシタ2の端子電圧V1は、図2に示すように0〔V〕を維持している。
このような一連の動作を繰り返すことにより、出力端子12からは所望の周期からなるパルスが出力される。
この第1実施形態では、充電判定アンプ5、6の論理しきい値VTと、電流源回路1が生成する参照電流Irefとの間には、比例定数をkとすると、次の(1)式のように一次近似的に比例関係が成立するように設計されている。
(1)式および(2)式を用いて、発振器の発振周期Tを求めると、次の(3)式のようになる。
ここで、(3)式中の比例定数kは、電流源回路1に使用する抵抗R1の抵抗値rが十分大きい場合、例えば数百KΩ以上の時、この抵抗値rで近似できるので、(3)式は次の(4)式のようになる。
そこで、この第1実施形態では、そのしきい値電圧Vthnのばらつきに対処するために、後述のようにして求めることができる、電流源回路1で生成する参照電流Irefおよび充電判定アンプ5、6の論理しきい値VTに着目し、以下の(5)式のようにD値を定義するようにした。
また、電流源回路1の抵抗R1の抵抗値r、MOSトランジスタの酸化膜厚tox、キャリア電子の移動度μnが数10パーセント変動していても最適化にほとんど影響を与えないことがシミュレーションで確認することができた。さらに、温度による影響も十分に小さい。
図1に示す電流源回路1において、カレントミラーを構成するMOSトランジスタPE7、PE8が同じサイズで構成されているとすれば、MOSトランジスタNE5、NE6には同じ電流が流れる。
(6)式をIrefについて解くと、次の(7)式が得られる。
そこで、充電判定アンプ5、6の論理しきい値VTは、MOSトランジスタNE4、NE1のバイアス電流Ijがそのミラー電流となるときの飽和電圧が、その近似であるため、次の(8)式が成立する。
これらの結果により、この第1実施形態では、MOSトランジスタにより集積回路化する場合に、レイアウト上の素子のミスマッチが極力小さくなる工夫などして製造する限り、MOSトランジスタのしきい値電圧のばらつきに影響されない発振周期Tを実現することができる。
このため、その求めた最適値の下で設計すると、製造時にMOSトランジスタのしきい値電圧のばらつきがあっても、使用時にはそのばらつき補償されて発振周期の変動が僅かになる。例えば、MOSトランジスタのしきい値がばらつきがあっても、そのばらつきが充電判定アンプ5、6に流れるバイアス電流によって補償される。
本発明の発振器の第2実施形態の構成について、図3を参照して説明する。
図1に示す第1実施形態では、キャパシタ2を1つで構成し、そのキャパシタ2の両端を充電端子して使用する構成になっている。このため、充放電の切り替え時に、それまで充電されていた端子が急速に放電されると、反対側のグランドレベル端子はこれに追随できないので、瞬間的にグランド以下のレベルに下降する。
また、この第2実施形態は、上記のような各回路はMOSトランジスタから構成され、そのMOSトランジスタは同一基板上に集積回路化されている。
電流源回路11は、第1充放電回路13および第2充放電回路14がそれぞれキャパシタ2A、2Bをそれぞれ充電するための充電電流Icの基準となる参照電流Irefを生成する回路であり、その参照電流Irefを外部から設定できるようになっている。
また、電流源回路11は、第1充電判定アンプ15および第2充電判定アンプ16を駆動するバイアス電流Ijの基準となる参照電流Irefを生成するようになっている。
第1充電判定アンプ15は、第1充放電回路13によるキャパシタ2Aの充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力するようになっている。第2充電判定アンプ16は、第2充放電回路14によるキャパシタ2Bの充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力するようになっている。
遅延インバータ段17は、第1充電判定アンプ15の出力信号を所定時間遅延させるものであり、例えば3段のインバータ171〜173とアンドゲート174で構成される。遅延インバータ段18は、第2充電判定アンプ16の出力信号を所定時間遅延させるものであり、例えば3段のインバータ181〜183で構成される。
このため、電流源回路11のMOSトランジスタPE8は、MOSトランジスタPE1、MOSトランジスタPE3、MOSトランジスタPE4、およびMOSトランジスタPE6との間でカレントミラー回路を構成するようになっている。
なお、この第2実施形態におけるトランジスタレベルでの具合的な構成は、第1実施形態の場合の構成と基本的に同様であるので、同一の構成要素には同一符号を付してその説明は省略する。
いま、例えば、ノアゲート191の出力がLレベルの場合には、第1充放電回路13のCMOSインバータの入力信号はLレベルとなるので、MOSトランジスタPE2がオンするとともにMOSトランジスタNE3がオフした状態にある。
このときには、ノアゲート192の出力はHレベルであるので、第2充放電回路14のCMOSインバータの入力信号はHレベルとなり、MOSトランジスタPE5がオフするとともにMOSトランジスタNE2がオンした状態にある。
その後、キャパシタ2Aの電圧V1が、第1充電判定アンプ13の論理しきい値VTに達すると、MOSトランジスタNE4の出力がLレベルからHレベルに反転する。これにより、ノアゲート192の出力がHレベルからLレベルに変化するとともに、ノアゲート191の出力がLレベルからHレベルに変化する。
このような一連の動作を繰り返すことにより、出力端子12からは所望の周期からなるパルスが出力される。
なお、第2実施形態における設計手法は、第1実施形態の設計手法と基本的に同じであるので、その説明を省略する。
本発明の発振器の第3実施形態の構成について、図5を参照して説明する。
図1または図3に示す第1または第2実施形態を低電流動作条件で使用する場合には、充電判定アンプのゲインが足りないので、例えば、図3に示すインバータ171を直接駆動させる場合には動作異常(チャタリングなど)の可能性がある。
さらに、この第3実施形態では、図3に示すラッチ回路19を駆動するインバータ173、183を、シュミット回路23、24に置き換え、これによりラッチ回路19にパルスを成形し、鈍った波形を矩形波にするようにした。
なお、この第3実施形態の上記の構成を除く部分は、図3に示す第2実施形態の構成を同様であるので、同一の構成要素には同一符号を付してその詳細な説明は省略する。
このシュミット回路は、図6に示すように、電源端子31とアース端子32との間に、P型のMOSトランジスタPE21、PE22およびN型のMOSトランジスタNE21、NE22を直列に接続するようになっている。そして、その4つのMOSトランジスタの各ゲートを接続し、その共通接続部が入力端子33に接続され、入力電圧VINが供給されるようになっている。また、MOSトランジスタPE22のドレインとMOSトランジスタNE21のドレインとを接続し、この共通接続部が出力端子34に接続されて、その出力端子34から出力電圧OUTを取り出すようになっている。
各実施形態のキャパシタとしては、膜厚が良く管理されたMOSキャパシタで、特に空乏層の幅が短くするものを使用するようにしても良い。
各実施形態の電流源回路に使用される抵抗R1は、製造ばらつきの少ないN+ポリ抵抗を採用し、その抵抗値を試作評価時の中心値にトリミングする構成にしても良い。
上記の第3実施形態では、バッファ用アンプとシュミット回路とを含むようにしたが、第2の実施形態において、そのバッファ用アンプとシュミット回路を含む構成にしても良い。
Claims (3)
- 参照電流を生成する電流源回路と、
キャパシタと、
前記参照電流に基づいて生成される充電電流による前記キャパシタの充電と前記キャパシタの放電とを行う第1充放電回路と、
前記参照電流に基づいて生成される充電電流による前記キャパシタの充電と前記キャパシタの放電とを行う第2充放電回路と、
前記第1充放電回路による前記キャパシタの一端側の充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第1充電判定アンプと、
前記第2充放電回路による前記キャパシタの他端側の充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第2充電判定アンプと、
前記第1充電判定アンプおよび第2充電判定アンプの両出力信号に基づき、前記第1充放電回路および第2充放電回路の充放電動作を制御する制御信号をそれぞれ生成するラッチ回路と、を含み、
前記第1充放電回路および前記第2充放電回路は、前記充電電流を生成する第1のMOSトランジスタをそれぞれ含み、
前記第1充電判定アンプおよび第2充電判定アンプは、前記第1充電判定アンプおよび第2充電判定アンプを動作させるバイアス電流を生成する第2のMOSトランジスタをそれぞれ含み、かつ、前記バイアス電流は前記参照電流に基づいて生成されることを特徴とする発振器。 - 参照電流を生成する電流源回路と、
第1キャパシタと、
第2キャパシタと、
前記参照電流に基づいて生成される充電電流による前記第1キャパシタの充電と前記キャパシタの放電とを行う第1充放電回路と、
前記参照電流に基づいて生成される充電電流による前記第2キャパシタの充電と前記キャパシタの放電とを行う第2充放電回路と、
前記第1充放電回路による前記キャパシタの一端側の充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第1充電判定アンプと、
前記第2充放電回路による前記キャパシタの他端側の充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第2充電判定アンプと、
前記第1充電判定アンプおよび第2充電判定アンプの両出力信号に基づき、前記第1充放電回路および第2充放電回路の充放電動作を制御する制御信号をそれぞれ生成するラッチ回路と、を含み、
前記第1充放電回路および前記第2充放電回路は、前記充電電流を生成する第1のMOSトランジスタをそれぞれ含み、
前記第1充電判定アンプおよび第2充電判定アンプは、前記第1充電判定アンプおよび第2充電判定アンプを動作させるバイアス電流を生成する第2のMOSトランジスタをそれぞれ含み、かつ、前記バイアス電流は前記参照電流に基づいて生成されることを特徴とする発振器。 - 請求項1または請求項2の発振器において、
前記第1のMOSトランジスタは前記参照電流に対する第1のカレントミラー回路を構成し、
前記第2のMOSトランジスタは前記参照電流に対する第2のカレントミラー回路を構成し、
前記第1のカレントミラー回路のミラー比をnとした場合に、発振周期がnの逆数に比例することを特徴とする発振器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006111943A JP4882474B2 (ja) | 2006-04-14 | 2006-04-14 | 発振器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006111943A JP4882474B2 (ja) | 2006-04-14 | 2006-04-14 | 発振器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007288419A JP2007288419A (ja) | 2007-11-01 |
JP4882474B2 true JP4882474B2 (ja) | 2012-02-22 |
Family
ID=38759788
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006111943A Active JP4882474B2 (ja) | 2006-04-14 | 2006-04-14 | 発振器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4882474B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101989850B (zh) * | 2009-08-06 | 2012-08-01 | 上海华虹Nec电子有限公司 | 电流-电容充放电片上振荡器 |
JP2019118006A (ja) | 2017-12-27 | 2019-07-18 | セイコーエプソン株式会社 | 発振回路、マイクロコンピューター、及び、電子機器 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8701831A (nl) * | 1987-08-04 | 1989-03-01 | Philips Nv | Oscillator met frekwentiestabilisatiemiddelen. |
JPH03182115A (ja) * | 1989-12-12 | 1991-08-08 | Tdk Corp | 発振回路 |
JPH0677781A (ja) * | 1992-04-06 | 1994-03-18 | Nippon Precision Circuits Kk | 発振回路 |
JP2799535B2 (ja) * | 1992-10-16 | 1998-09-17 | 三菱電機株式会社 | 基準電流発生回路 |
JP3304539B2 (ja) * | 1993-08-31 | 2002-07-22 | 富士通株式会社 | 基準電圧発生回路 |
JPH11120782A (ja) * | 1997-10-09 | 1999-04-30 | Hitachi Ltd | 半導体集積回路装置 |
JP2002135086A (ja) * | 2000-10-27 | 2002-05-10 | Asahi Kasei Microsystems Kk | 発振器 |
-
2006
- 2006-04-14 JP JP2006111943A patent/JP4882474B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2007288419A (ja) | 2007-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9300247B2 (en) | RC oscillator with additional inverter in series with capacitor | |
US7642872B2 (en) | Low cost and low variation oscillator | |
KR100998452B1 (ko) | 멀티플렉서의 선택-대-출력 지연을 결정하기 위한 링발진기 | |
JP4495695B2 (ja) | 発振回路 | |
US9166569B2 (en) | Relaxation oscillator | |
US4786824A (en) | Input signal level detecting circuit | |
JPH0964704A (ja) | レベルシフト半導体装置 | |
US20050258911A1 (en) | Ring oscillation circuit | |
US9350292B2 (en) | Oscillation circuit, current generation circuit, and oscillation method | |
JP7189456B2 (ja) | 電圧制御発振器およびそれを用いたpll回路 | |
JP2011072018A (ja) | 可変駆動電圧により動作するオシレータ | |
JP4882474B2 (ja) | 発振器 | |
JPH06177719A (ja) | クロック発生回路 | |
JP7101499B2 (ja) | 発振回路 | |
JP2011090364A (ja) | 定電圧発生回路及びそれを内蔵した半導体集積回路 | |
JP2008092271A (ja) | 遅延回路 | |
CN211352180U (zh) | 振荡电路及时钟电路 | |
CN114388017A (zh) | 振荡电路及存储器 | |
JP2021153259A (ja) | 放電制御回路および電流源回路 | |
JPH118534A (ja) | 半導体集積回路 | |
JPH05299982A (ja) | リングオシレータ | |
US11379072B2 (en) | Semiconductor device and semiconductor system having the same | |
JP2008066930A (ja) | 発振回路 | |
JPH07202131A (ja) | 半導体集積回路 | |
JP2009021912A (ja) | Cr発振回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110208 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110411 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111108 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111121 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141216 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4882474 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |