JPH0964704A - レベルシフト半導体装置 - Google Patents
レベルシフト半導体装置Info
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- JPH0964704A JPH0964704A JP7217636A JP21763695A JPH0964704A JP H0964704 A JPH0964704 A JP H0964704A JP 7217636 A JP7217636 A JP 7217636A JP 21763695 A JP21763695 A JP 21763695A JP H0964704 A JPH0964704 A JP H0964704A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- General Engineering & Computer Science (AREA)
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 エンハンスメント型のＭＯＳトランジスタの
みを用いて、信号のレベルシフトにおける電力損失、遅
延時間、動作余裕を改善したレベルシフト半導体装置を
提供する。 【解決手段】 “Ｌ”レベルの信号を入力端Ｓ1 から出
力端に伝搬する場合は、ＮＭＯＳトランジスタＭn1のゲ
ート電位がＶDDH に設定されるので、ノードｎ1からノ
ードｎ2 に“Ｈ”レベルがＶDDL から低下することなく
伝搬し、インバータＩＶ2 によってノードｎ3 の電位が
ＧＮＤとなり、出力端子Ｓ2 に“Ｌ”レベルの信号が導
出される。トランジスタＭP1の導通によって、ノードｎ
2 の電位がＶDDH に充電され、トランジスタＭn1のゲー
ト電位は、トランジスタＭN2の非導通、トランジスタＭ
P2の導通によってＶDDL に遷移し、トランジスタＭn1を
非導通にしてノードｎ1 の電位がＶDDL 以上に充電され
ないようにする。
みを用いて、信号のレベルシフトにおける電力損失、遅
延時間、動作余裕を改善したレベルシフト半導体装置を
提供する。 【解決手段】 “Ｌ”レベルの信号を入力端Ｓ1 から出
力端に伝搬する場合は、ＮＭＯＳトランジスタＭn1のゲ
ート電位がＶDDH に設定されるので、ノードｎ1からノ
ードｎ2 に“Ｈ”レベルがＶDDL から低下することなく
伝搬し、インバータＩＶ2 によってノードｎ3 の電位が
ＧＮＤとなり、出力端子Ｓ2 に“Ｌ”レベルの信号が導
出される。トランジスタＭP1の導通によって、ノードｎ
2 の電位がＶDDH に充電され、トランジスタＭn1のゲー
ト電位は、トランジスタＭN2の非導通、トランジスタＭ
P2の導通によってＶDDL に遷移し、トランジスタＭn1を
非導通にしてノードｎ1 の電位がＶDDL 以上に充電され
ないようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、回路の電源電圧を異にする回路相互間で信号
レベルを変換するレベルシフト半導体装置に関する。
し、特に、回路の電源電圧を異にする回路相互間で信号
レベルを変換するレベルシフト半導体装置に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置内で使用され
るレベルシフト半導体装置の構成を図１０を参照して説
明する。同図（ａ）に示す回路は、同図（ｂ）に示すよ
うに、第１の電源電圧ＶDDL とＧＮＤの間に変化する
（論理）レベル信号を第１の電源電圧ＶDDL よりも高い
電圧の第２の電源電圧ＶDDH とＧＮＤの間に変化するレ
ベル信号にレベルシフトする。
るレベルシフト半導体装置の構成を図１０を参照して説
明する。同図（ａ）に示す回路は、同図（ｂ）に示すよ
うに、第１の電源電圧ＶDDL とＧＮＤの間に変化する
（論理）レベル信号を第１の電源電圧ＶDDL よりも高い
電圧の第２の電源電圧ＶDDH とＧＮＤの間に変化するレ
ベル信号にレベルシフトする。
【０００３】図１０（ａ）において、Ｓ1 は信号の入力
端子、Ｓ2 は信号の出力端子、ＩＶ1 、ＩＶ2 はインバ
ータ、Ｍｎ1 はＮチャネル型ＭＯＳトランジスタ、ＭP1
はＰチャネル型ＭＯＳトランジスタ、である。
端子、Ｓ2 は信号の出力端子、ＩＶ1 、ＩＶ2 はインバ
ータ、Ｍｎ1 はＮチャネル型ＭＯＳトランジスタ、ＭP1
はＰチャネル型ＭＯＳトランジスタ、である。
【０００４】この回路の動作について説明する。説明の
便宜上、電源ＶDDL ＝１．５Ｖ、電源ＶDDH ＝３Ｖとす
る。また、ＮＭＯＳトランジスタの閾値をＶthn ＝０．
５Ｖとする。
便宜上、電源ＶDDL ＝１．５Ｖ、電源ＶDDH ＝３Ｖとす
る。また、ＮＭＯＳトランジスタの閾値をＶthn ＝０．
５Ｖとする。
【０００５】インバータＩＶ1 及びＩＶ2 は、図示しな
い、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジ
スタのゲートを共通に接続し、ＰＭＯＳトランジスタの
ドレインとＮＭＯＳトランジスタのドレインとを接続し
た公知のＣＭＯＳ構成のトランジスタによって形成され
る。インバータＩＶ1 内のＰＭＯＳトランジスタのソー
スは電源ＶDDL に接続され、ＮＭＯＳトランジスタのソ
ースは接地ＧＮＤ（０Ｖ）に接続される。また、インバ
ータＩＶ2 内のＰＭＯＳトランジスタのソースは電源Ｖ
DDH に接続され、ＮＭＯＳトランジスタのソースは接地
ＧＮＤに接続される。
い、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジ
スタのゲートを共通に接続し、ＰＭＯＳトランジスタの
ドレインとＮＭＯＳトランジスタのドレインとを接続し
た公知のＣＭＯＳ構成のトランジスタによって形成され
る。インバータＩＶ1 内のＰＭＯＳトランジスタのソー
スは電源ＶDDL に接続され、ＮＭＯＳトランジスタのソ
ースは接地ＧＮＤ（０Ｖ）に接続される。また、インバ
ータＩＶ2 内のＰＭＯＳトランジスタのソースは電源Ｖ
DDH に接続され、ＮＭＯＳトランジスタのソースは接地
ＧＮＤに接続される。
【０００６】入力端子Ｓ1 に“Ｈ”レベル信号（＝１．
５Ｖ）が供給されると、インバータＩＶ1 によってノー
ドｎ1 は“Ｌ”レベル（＝０Ｖ）になる。ＮＭＯＳトラ
ンジスタＭn1のゲートにはＶDDL （＝１．５Ｖ）が印加
されているので、トランジスタＭn1は導通してノードｎ
2 の電荷を放電し、ノードｎ2 は“Ｌ”レベル（＝０
Ｖ）になる。ノードｎ2 を入力とするインバータＩＶ2
によってノードｎ3 は“Ｈ”レベル（＝３Ｖ）になる。
この結果、振幅ＶDDL の“Ｈ”レベルの入力信号が振幅
ＶDDH の“Ｈ”レベルの出力信号にレベルシフトされて
出力端子Ｓ2 から出力され、ＰＭＯＳトランジスタＭP1
はオフとなる。
５Ｖ）が供給されると、インバータＩＶ1 によってノー
ドｎ1 は“Ｌ”レベル（＝０Ｖ）になる。ＮＭＯＳトラ
ンジスタＭn1のゲートにはＶDDL （＝１．５Ｖ）が印加
されているので、トランジスタＭn1は導通してノードｎ
2 の電荷を放電し、ノードｎ2 は“Ｌ”レベル（＝０
Ｖ）になる。ノードｎ2 を入力とするインバータＩＶ2
によってノードｎ3 は“Ｈ”レベル（＝３Ｖ）になる。
この結果、振幅ＶDDL の“Ｈ”レベルの入力信号が振幅
ＶDDH の“Ｈ”レベルの出力信号にレベルシフトされて
出力端子Ｓ2 から出力され、ＰＭＯＳトランジスタＭP1
はオフとなる。
【０００７】次に、入力端子Ｓ1 に“Ｌ”レベル信号
（＝０Ｖ）が供給さると、ノードｎ1は“Ｈ”（＝１．
５Ｖ）になる。ＮＭＯＳトランジスタＭn1のゲートには
ＶDDL（＝１．５Ｖ）が印加されているので、ノードｎ2
は“Ｈ”−Ｖthn （＝１．０Ｖ）になるまで充電され
た後にトランジスタＭn1はオフとなる。インバータＩＶ
2 の回路閾値を１Ｖよりも低く設定しておくことによ
り、インバータＩＶ2 への入力は“Ｈ”レベルとなり、
ノードｎ3 は“Ｌ”（＝０Ｖ）になる。この“Ｌ”レベ
ルは、出力端子Ｓ2 及びＰＭＯＳトランジスタＭP1のゲ
ートに伝搬される。ＰＭＯＳトランジスタＭP1のゲート
に“Ｌ”信号が印加されると、トランジスタＭP1は導通
し、ノードｎ2 をＶDDH （３Ｖ）に引上げる。このノー
ドｎ2 の電位の引上によって、インバータＩＶ2 の入力
端に印加される電圧のレベルがインバータＩＶ2 に貫通
電流を流す入力レベルとなり続けることを防止する。こ
のとき、ＮＭＯＳトランジスタＭn1はノードｎ1 がソー
ス側となっている。ゲート・ソース間電圧はＶthn より
も低いため、トランジスタＭn1はオフ状態を維持し、ノ
ードｎ1 の電位はＶDDL 以上には充電されない。
（＝０Ｖ）が供給さると、ノードｎ1は“Ｈ”（＝１．
５Ｖ）になる。ＮＭＯＳトランジスタＭn1のゲートには
ＶDDL（＝１．５Ｖ）が印加されているので、ノードｎ2
は“Ｈ”−Ｖthn （＝１．０Ｖ）になるまで充電され
た後にトランジスタＭn1はオフとなる。インバータＩＶ
2 の回路閾値を１Ｖよりも低く設定しておくことによ
り、インバータＩＶ2 への入力は“Ｈ”レベルとなり、
ノードｎ3 は“Ｌ”（＝０Ｖ）になる。この“Ｌ”レベ
ルは、出力端子Ｓ2 及びＰＭＯＳトランジスタＭP1のゲ
ートに伝搬される。ＰＭＯＳトランジスタＭP1のゲート
に“Ｌ”信号が印加されると、トランジスタＭP1は導通
し、ノードｎ2 をＶDDH （３Ｖ）に引上げる。このノー
ドｎ2 の電位の引上によって、インバータＩＶ2 の入力
端に印加される電圧のレベルがインバータＩＶ2 に貫通
電流を流す入力レベルとなり続けることを防止する。こ
のとき、ＮＭＯＳトランジスタＭn1はノードｎ1 がソー
ス側となっている。ゲート・ソース間電圧はＶthn より
も低いため、トランジスタＭn1はオフ状態を維持し、ノ
ードｎ1 の電位はＶDDL 以上には充電されない。
【０００８】上述した回路には次のような不具合があ
る。このレベルシフト半導体装置は“Ｌ”レベル信号を
伝搬するとき、ノードｎ2がトランジスタＭN1によっ
て、“Ｌ”から“Ｈ”−Ｖthn になるまで充電されると
きに、インバータＩＶ2 への入力はＶDDH よりもかなり
低いので、インバータＩＶ2 には相対的に大きな直流電
流（貫通電流）が流れ、電力を損失する。
る。このレベルシフト半導体装置は“Ｌ”レベル信号を
伝搬するとき、ノードｎ2がトランジスタＭN1によっ
て、“Ｌ”から“Ｈ”−Ｖthn になるまで充電されると
きに、インバータＩＶ2 への入力はＶDDH よりもかなり
低いので、インバータＩＶ2 には相対的に大きな直流電
流（貫通電流）が流れ、電力を損失する。
【０００９】また、ノードｎ2 の“Ｈ”レベルが電源電
圧ＶDDL からトランジスタＭN1のＶthn だけ低下するの
で、インバータＩＶ2 の回路閾値を低く設定しなければ
ならない。その結果、レベルシフトに要する遅延時間が
大きくなる。
圧ＶDDL からトランジスタＭN1のＶthn だけ低下するの
で、インバータＩＶ2 の回路閾値を低く設定しなければ
ならない。その結果、レベルシフトに要する遅延時間が
大きくなる。
【００１０】電源電圧ＶDDL が低くなるとノードｎ2 が
ＩＶ2 の閾値よりも高くならないので、“Ｌ”入力信号
を伝搬できず、あるいは動作余裕が少ないという不具合
がある。
ＩＶ2 の閾値よりも高くならないので、“Ｌ”入力信号
を伝搬できず、あるいは動作余裕が少ないという不具合
がある。
【００１１】かかる不具合を解消すべく、例えば、図１
１に示すような、特開平２−１３４９１８号のレベルシ
フタ回路の提案がなされている。
１に示すような、特開平２−１３４９１８号のレベルシ
フタ回路の提案がなされている。
【００１２】同図において、Ｓ1 は入力端子、Ｓ2 は出
力端子、ＩＶ1 、ＩＶ2 はインバータ、ＭN1はＮチャネ
ルＤ（デュプレッション）型ＭＯＳトランジスタ、ＭP1
はＰチャネルＥ（エンハンスメント）型ＭＯＳトランジ
スタ、ｎ1 〜ｎ2 は各部のノードである。
力端子、ＩＶ1 、ＩＶ2 はインバータ、ＭN1はＮチャネ
ルＤ（デュプレッション）型ＭＯＳトランジスタ、ＭP1
はＰチャネルＥ（エンハンスメント）型ＭＯＳトランジ
スタ、ｎ1 〜ｎ2 は各部のノードである。
【００１３】この回路の動作は、入力端子Ｓ1 に印加さ
れる電圧がＶDDL から接地ＧＮＤに遷移する場合、 (a) ノードｎ0 の電圧がＶDDL からＧＮＤに遷移す
る。
れる電圧がＶDDL から接地ＧＮＤに遷移する場合、 (a) ノードｎ0 の電圧がＶDDL からＧＮＤに遷移す
る。
【００１４】(b) インバータＩＶ1 の機能によってノ
ードｎ1 の電圧がＧＮＤからVDDLに遷移する。
ードｎ1 の電圧がＧＮＤからVDDLに遷移する。
【００１５】(c) カットオフトランジスタＭN1が導通
しており、カットオフトランジスタＭN1がＤタイプであ
るので、ノードｎ2 が略ＶDDL まで充電される。
しており、カットオフトランジスタＭN1がＤタイプであ
るので、ノードｎ2 が略ＶDDL まで充電される。
【００１６】(d) ノードｎ2 の電圧がインバータＩＶ
2 の閾値レベルを超えると、ノードｎ3 の電圧がＶDDH
からＧＮＤになる。
2 の閾値レベルを超えると、ノードｎ3 の電圧がＶDDH
からＧＮＤになる。
【００１７】(e) ノードｎ3 がＧＮＤになり、フィー
ドバックトランジスタＭP1が導通し、ノードｎ2 がＶDD
H まで充電される。従って、インバータＩＶ2 の充電電
流は流れなくなる。また、カットオフトランジスタＭN1
のゲート電位がノードｎ3 の電位の降下に伴って低下し
て行き、閾値電圧Ｖthn を下回るとトランジスタＭN1は
カットオフ状態となり、高電圧回路から低電圧回路への
電流は遮断される。トランジスタＭN1がオフ状態になっ
ても、トランジスタＭP1の働きによってノードｎ2 の電
圧は保持される。
ドバックトランジスタＭP1が導通し、ノードｎ2 がＶDD
H まで充電される。従って、インバータＩＶ2 の充電電
流は流れなくなる。また、カットオフトランジスタＭN1
のゲート電位がノードｎ3 の電位の降下に伴って低下し
て行き、閾値電圧Ｖthn を下回るとトランジスタＭN1は
カットオフ状態となり、高電圧回路から低電圧回路への
電流は遮断される。トランジスタＭN1がオフ状態になっ
ても、トランジスタＭP1の働きによってノードｎ2 の電
圧は保持される。
【００１８】このレベルシフト回路による“Ｌ”レベル
信号の伝搬動作によれば、ノードｎ2 がトランジスタＭ
N1によって略ＶDDL まで充電されるので、ＶDDL が低い
場合であっても低電圧回路内の信号を高電圧回路へ正常
に伝搬することができる。
信号の伝搬動作によれば、ノードｎ2 がトランジスタＭ
N1によって略ＶDDL まで充電されるので、ＶDDL が低い
場合であっても低電圧回路内の信号を高電圧回路へ正常
に伝搬することができる。
【００１９】入力端子Ｓ1 に印加される電圧が接地ＧＮ
ＤからＶDDL に遷移する場合、 (a) ノードｎ0 の電圧がＧＮＤからＶDDL に遷移す
る。
ＤからＶDDL に遷移する場合、 (a) ノードｎ0 の電圧がＧＮＤからＶDDL に遷移す
る。
【００２０】(b) インバータ１の機能により、ノード
ｎ2 の電圧がＶDDL からＧＮＤに遷移する。
ｎ2 の電圧がＶDDL からＧＮＤに遷移する。
【００２１】(c) ノードｎ1 の電圧の変化に伴ってカ
ットオフトランジスタＭN1が導通し、また、フィードバ
ックトランジスタＭP1が導通しているので、ノードｎ2
の電圧はトランジスタＭN1のオン抵抗とトランジスタＭ
P1のオン抵抗とによって定るレベルまで低下する。
ットオフトランジスタＭN1が導通し、また、フィードバ
ックトランジスタＭP1が導通しているので、ノードｎ2
の電圧はトランジスタＭN1のオン抵抗とトランジスタＭ
P1のオン抵抗とによって定るレベルまで低下する。
【００２２】(d) ノードｎ2 の電圧がインバータ３の
閾値レベルを下回ると、ノードｎ4の電圧がＧＮＤから
ＶDDH になる。
閾値レベルを下回ると、ノードｎ4の電圧がＧＮＤから
ＶDDH になる。
【００２３】(e) ノードｎ3 がＶDDH になると、トラ
ンジスタＭP1が非導通となり、ノードｎ2 の電圧はカッ
トオフトランジスタＭN1を介してＧＮＤまで低下する。
従って、インバータＩＶ2 の直流電流は流れなくなる。
ンジスタＭP1が非導通となり、ノードｎ2 の電圧はカッ
トオフトランジスタＭN1を介してＧＮＤまで低下する。
従って、インバータＩＶ2 の直流電流は流れなくなる。
【００２４】
【発明が解決しようとする課題】しかしながら、上述し
た図１１に示すレベルシフト回路は、エンハンスメント
型トランジスタ以外に、別途にデュプレッション型のト
ランジスタＭN1を必要とする。現在の半導体集積回路
は、全部のトランジスタをエンハンスメント型のトラン
ジスタで構成することが一般的となっている。このた
め、別途デュプレッション型のトランジスタを製造する
ことは、製造プロセスを複雑にし、工程数の増加をもた
らすので、不具合である。
た図１１に示すレベルシフト回路は、エンハンスメント
型トランジスタ以外に、別途にデュプレッション型のト
ランジスタＭN1を必要とする。現在の半導体集積回路
は、全部のトランジスタをエンハンスメント型のトラン
ジスタで構成することが一般的となっている。このた
め、別途デュプレッション型のトランジスタを製造する
ことは、製造プロセスを複雑にし、工程数の増加をもた
らすので、不具合である。
【００２５】よって、本発明は、回路中にデュプレッシ
ョン型のＭＯＳトランジスタを用いることなく、信号の
レベルシフトにおける電力損失を小さくでき、レベルシ
フトに要する遅延時間を小さくでき、動作余裕を大きく
することのできる、レベルシフト半導体装置を提供する
ことを目的とする。
ョン型のＭＯＳトランジスタを用いることなく、信号の
レベルシフトにおける電力損失を小さくでき、レベルシ
フトに要する遅延時間を小さくでき、動作余裕を大きく
することのできる、レベルシフト半導体装置を提供する
ことを目的とする。
【００２６】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明のレベルシフト半導体装置は、ソースに
入力信号が供給される第１の一導電型ＭＯＳトランジス
タと、上記第１の一導電型ＭＯＳトランジスタのドレイ
ンに入力端子が接続され、出力端子から出力信号を出力
するインバータと、上記インバータの入力端子及び出力
端子に夫々ドレイン及びゲートが接続される第１の逆導
電型ＭＯＳトランジスタと、互いのゲート同士及びソー
ス同士が相互に接続され、該ゲートが上記インバータの
出力端子に接続され、該ソースが上記第１の一導電型Ｍ
ＯＳトランジスタのゲートに接続される、第２の一導電
型ＭＯＳトランジスタ及び第２の逆導電型ＭＯＳトラン
ジスタと、上記第２の逆導電型ＭＯＳトランジスタのド
レインに第１の電圧を供給する第１の電圧源と、上記第
１の逆導電型ＭＯＳトランジスタのソース、上記第２の
一導電型ＭＯＳトランジスタのドレイン及び上記インバ
ータに、上記第１の電圧よりも絶対値の大きい第２の電
圧を供給する第２の電圧源と、からなることを特徴とす
る。
め、第１の発明のレベルシフト半導体装置は、ソースに
入力信号が供給される第１の一導電型ＭＯＳトランジス
タと、上記第１の一導電型ＭＯＳトランジスタのドレイ
ンに入力端子が接続され、出力端子から出力信号を出力
するインバータと、上記インバータの入力端子及び出力
端子に夫々ドレイン及びゲートが接続される第１の逆導
電型ＭＯＳトランジスタと、互いのゲート同士及びソー
ス同士が相互に接続され、該ゲートが上記インバータの
出力端子に接続され、該ソースが上記第１の一導電型Ｍ
ＯＳトランジスタのゲートに接続される、第２の一導電
型ＭＯＳトランジスタ及び第２の逆導電型ＭＯＳトラン
ジスタと、上記第２の逆導電型ＭＯＳトランジスタのド
レインに第１の電圧を供給する第１の電圧源と、上記第
１の逆導電型ＭＯＳトランジスタのソース、上記第２の
一導電型ＭＯＳトランジスタのドレイン及び上記インバ
ータに、上記第１の電圧よりも絶対値の大きい第２の電
圧を供給する第２の電圧源と、からなることを特徴とす
る。
【００２７】また、第２の発明のレベルシフト半導体装
置は、第１の電圧源から供給される第１の電圧と接地電
位間にレベル遷移する入力信号がソースに供給される第
１の一導電型ＭＯＳトランジスタと、上記第１の一導電
型ＭＯＳトランジスタのドレインに入力端子が接続さ
れ、出力端子から出力信号を出力するインバータと、上
記インバータの入力端子及び出力端子に夫々ドレイン及
びゲートが接続される第１の逆導電型ＭＯＳトランジス
タと、上記第１の一導電型ＭＯＳトランジスタのゲート
に、上記第１の電圧と上記第１の一導電型ＭＯＳトラン
ジスタのゲート・ソース間電圧降下電圧分とを印加する
バイアス回路と、上記第１の逆導電型ＭＯＳトランジス
タのソース及び上記インバータに、上記第１の電圧より
も絶対値の大きい第２の電圧を供給する第２の電圧源
と、からなることを特徴とする。
置は、第１の電圧源から供給される第１の電圧と接地電
位間にレベル遷移する入力信号がソースに供給される第
１の一導電型ＭＯＳトランジスタと、上記第１の一導電
型ＭＯＳトランジスタのドレインに入力端子が接続さ
れ、出力端子から出力信号を出力するインバータと、上
記インバータの入力端子及び出力端子に夫々ドレイン及
びゲートが接続される第１の逆導電型ＭＯＳトランジス
タと、上記第１の一導電型ＭＯＳトランジスタのゲート
に、上記第１の電圧と上記第１の一導電型ＭＯＳトラン
ジスタのゲート・ソース間電圧降下電圧分とを印加する
バイアス回路と、上記第１の逆導電型ＭＯＳトランジス
タのソース及び上記インバータに、上記第１の電圧より
も絶対値の大きい第２の電圧を供給する第２の電圧源
と、からなることを特徴とする。
【００２８】
【作用】第１の発明のレベルシフト半導体装置によれ
ば、“Ｌ”レベルの信号を入力端から出力端に伝搬する
ときは、ＮＭＯＳトランジスタＭn1のゲート電位が最初
ＶDDH になるので、ノードｎ1 からノードｎ2 に“Ｈ”
レベルがＶDDL から低下することなく伝搬し、かつ、よ
り高速に伝搬する。
ば、“Ｌ”レベルの信号を入力端から出力端に伝搬する
ときは、ＮＭＯＳトランジスタＭn1のゲート電位が最初
ＶDDH になるので、ノードｎ1 からノードｎ2 に“Ｈ”
レベルがＶDDL から低下することなく伝搬し、かつ、よ
り高速に伝搬する。
【００２９】その後、ノードｎ3 の電位がＧＮＤとな
り、トランジスタＭP1の導通によって、ノードｎ2 の電
位がＶDDH に充電されるときには、トランジスタＭn1の
ゲート電位は、トランジスタＭN2の非導通、トランジス
タＭP2の導通によってＶDDH からＶDDL に遷移し、トラ
ンジスタＭn1を非導通にしてノードｎ1 の電位がＶDDL
以上に充電されないようにする。逆極性のＭＯＳトラン
ジスタを使用した場合も同様である。
り、トランジスタＭP1の導通によって、ノードｎ2 の電
位がＶDDH に充電されるときには、トランジスタＭn1の
ゲート電位は、トランジスタＭN2の非導通、トランジス
タＭP2の導通によってＶDDH からＶDDL に遷移し、トラ
ンジスタＭn1を非導通にしてノードｎ1 の電位がＶDDL
以上に充電されないようにする。逆極性のＭＯＳトラン
ジスタを使用した場合も同様である。
【００３０】これにより、インバータＩＶ2 に大きな直
流電流が流れずに電力損失が抑えられ、信号の伝搬遅延
時間が小さくなり、動作余裕が大きくなる。
流電流が流れずに電力損失が抑えられ、信号の伝搬遅延
時間が小さくなり、動作余裕が大きくなる。
【００３１】第２の発明のレベルシフト半導体装置によ
れば、ＮＭＯＳトランジスタＭn1のゲート電位が常にＶ
DDL ＋Ｖthn に設定されるので、ノードｎ1 の“Ｈ”レ
ベル（＝ＶDDL ）がそのままノードｎ2 に伝搬され、第
１の発明と同様の作用・効果が得られる。逆極性のＭＯ
Ｓトランジスタを使用した場合も同様である。
れば、ＮＭＯＳトランジスタＭn1のゲート電位が常にＶ
DDL ＋Ｖthn に設定されるので、ノードｎ1 の“Ｈ”レ
ベル（＝ＶDDL ）がそのままノードｎ2 に伝搬され、第
１の発明と同様の作用・効果が得られる。逆極性のＭＯ
Ｓトランジスタを使用した場合も同様である。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、第１の発明の第１
の実施の形態を示しており、同図において図１０と対応
する部分には同一符号を付し、かかる部分の説明は省略
する。なお、この実施の形態で使用されるトランジスタ
は全てエンハンスメント型である。また、ＭＯＳトラン
ジスタの閾値は半導体の製造プロセスによって異なるも
のであり、電源電圧の低電圧化に伴って閾値を次第に低
くする傾向にあるが、ここでは、説明の便宜上、ＮＭＯ
Ｓトランジスタの閾値Ｖthn を０．５Ｖ、ＰＭＯＳトラ
ンジスタの閾値Ｖthp を−０．５Ｖとして説明する。
て図面を参照して説明する。図１は、第１の発明の第１
の実施の形態を示しており、同図において図１０と対応
する部分には同一符号を付し、かかる部分の説明は省略
する。なお、この実施の形態で使用されるトランジスタ
は全てエンハンスメント型である。また、ＭＯＳトラン
ジスタの閾値は半導体の製造プロセスによって異なるも
のであり、電源電圧の低電圧化に伴って閾値を次第に低
くする傾向にあるが、ここでは、説明の便宜上、ＮＭＯ
Ｓトランジスタの閾値Ｖthn を０．５Ｖ、ＰＭＯＳトラ
ンジスタの閾値Ｖthp を−０．５Ｖとして説明する。
【００３３】図１に示す構成においては、図１０に示さ
れる構成に加えて、ノードｎ3 とトランジスタＭN1のゲ
ート（ノードｎ4 ）との間に、ＮＭＯＳトランジスタＭ
N2とＰＭＯＳトランジスタＭP2が設けられている。トラ
ンジスタＭN2及びトランジスタＭP2の各ゲートはノード
ｎ3 に共通に接続され、両トランジスタの各ソースはノ
ードn4に接続される。トランジスタＭN2のドレインは電
源ＶDDH に、トランジスタＭP2のドレインは電源ＶDDL
に接続される。他の構成は、図１０と同様である。
れる構成に加えて、ノードｎ3 とトランジスタＭN1のゲ
ート（ノードｎ4 ）との間に、ＮＭＯＳトランジスタＭ
N2とＰＭＯＳトランジスタＭP2が設けられている。トラ
ンジスタＭN2及びトランジスタＭP2の各ゲートはノード
ｎ3 に共通に接続され、両トランジスタの各ソースはノ
ードn4に接続される。トランジスタＭN2のドレインは電
源ＶDDH に、トランジスタＭP2のドレインは電源ＶDDL
に接続される。他の構成は、図１０と同様である。
【００３４】このようなトランジスタＭN2及びトランジ
スタＭP2の構成によって、ノードｎ3 が“Ｌ”レベル
（＝０Ｖ）になるとノードn4はＶDDL に設定され、ノー
ドｎ3が“Ｈ”レベル（＝ＶDDH 、３Ｖ）になると、ノ
ードｎ4 はＶDDH −Ｖthn （＝２．５Ｖ）に設定され
る。
スタＭP2の構成によって、ノードｎ3 が“Ｌ”レベル
（＝０Ｖ）になるとノードn4はＶDDL に設定され、ノー
ドｎ3が“Ｈ”レベル（＝ＶDDH 、３Ｖ）になると、ノ
ードｎ4 はＶDDH −Ｖthn （＝２．５Ｖ）に設定され
る。
【００３５】次に、レベルシフト回路の動作について説
明する。入力端子Ｓ1 に“Ｈ”レベル（＝１．５Ｖ）信
号が供給された場合、インバータＩＶ1 によってノード
ｎ1 は“Ｌ”レベル（＝０Ｖ）になる。このときトラン
ジスタＭn1のゲートはＶDDL （＝１．５Ｖ）になってい
るので、トランジスタＭn1は導通してノードｎ2 の電荷
をノードｎ1 に放電し、ノードｎ2 は“Ｌ”レベル（＝
０Ｖ）になる。ノードｎ2 の“Ｌ”レベルが入力される
ことによって、インバータＩＶ2 はノードｎ3 を“Ｈ”
レベル（＝３Ｖ）にし、出力端子Ｓ2 に出力する。
明する。入力端子Ｓ1 に“Ｈ”レベル（＝１．５Ｖ）信
号が供給された場合、インバータＩＶ1 によってノード
ｎ1 は“Ｌ”レベル（＝０Ｖ）になる。このときトラン
ジスタＭn1のゲートはＶDDL （＝１．５Ｖ）になってい
るので、トランジスタＭn1は導通してノードｎ2 の電荷
をノードｎ1 に放電し、ノードｎ2 は“Ｌ”レベル（＝
０Ｖ）になる。ノードｎ2 の“Ｌ”レベルが入力される
ことによって、インバータＩＶ2 はノードｎ3 を“Ｈ”
レベル（＝３Ｖ）にし、出力端子Ｓ2 に出力する。
【００３６】これによって、図１（ｂ）に示すように、
電圧振幅ＶDDL の“Ｈ”レベルの入力信号が電圧振幅Ｖ
DDH の“Ｈ”レベルの信号にレベルシフトされる。
電圧振幅ＶDDL の“Ｈ”レベルの入力信号が電圧振幅Ｖ
DDH の“Ｈ”レベルの信号にレベルシフトされる。
【００３７】ノードｎ3 が“Ｈ”レベル（＝３Ｖ）にな
ることによって、ＰＭＯＳトランジスタＭP1はオフす
る。また、ＮＭＯＳトランジスタＭN2は導通、ＰＭＯＳ
トランジスタＭP2は非導通となって、トランジスタＭN1
のゲート電位であるノードn4はＶDDH −Ｖthn （＝２．
５Ｖ）に設定される。これによって、トランジスタＭN1
は導通状態を継続し、ノードｎ2 を“Ｌ”レベルに保持
し、ノードｎ3 を“Ｈ”レベルに保つ。
ることによって、ＰＭＯＳトランジスタＭP1はオフす
る。また、ＮＭＯＳトランジスタＭN2は導通、ＰＭＯＳ
トランジスタＭP2は非導通となって、トランジスタＭN1
のゲート電位であるノードn4はＶDDH −Ｖthn （＝２．
５Ｖ）に設定される。これによって、トランジスタＭN1
は導通状態を継続し、ノードｎ2 を“Ｌ”レベルに保持
し、ノードｎ3 を“Ｈ”レベルに保つ。
【００３８】次に、入力端子Ｓ1 に“Ｌ”レベル（＝０
Ｖ）の入力信号が供給された場合、ノードｎ1 はインバ
ータＩＶ1 によって“Ｈ”レベル（＝１．５Ｖ）に設定
される。この時点では、未だ、ノードｎ3 はＶDDH 、ノ
ードｎ4 はＶDDH −Ｖthn （＝２．５Ｖ）であり、ＮＭ
ＯＳトランジスタのＭn1は導通状態、トランジスタＭP1
は非導通状態であるので、ノードｎ2 は高速にＶDDL
（＝１．５Ｖ）まで充電される。インバータＩＶ2 の回
路閾値を１．５Ｖよりも低く定めることにより、インバ
ータＩＶ2 によってノードｎ3 は“Ｌ”レベル（＝０
Ｖ）に設定される。
Ｖ）の入力信号が供給された場合、ノードｎ1 はインバ
ータＩＶ1 によって“Ｈ”レベル（＝１．５Ｖ）に設定
される。この時点では、未だ、ノードｎ3 はＶDDH 、ノ
ードｎ4 はＶDDH −Ｖthn （＝２．５Ｖ）であり、ＮＭ
ＯＳトランジスタのＭn1は導通状態、トランジスタＭP1
は非導通状態であるので、ノードｎ2 は高速にＶDDL
（＝１．５Ｖ）まで充電される。インバータＩＶ2 の回
路閾値を１．５Ｖよりも低く定めることにより、インバ
ータＩＶ2 によってノードｎ3 は“Ｌ”レベル（＝０
Ｖ）に設定される。
【００３９】これによって、図１（ｂ）に示すように、
入力端子Ｓ1 に供給された電圧振幅ＧＮＤ（＝０Ｖ）の
“Ｌ”レベルの入力信号が電圧振幅ＧＮＤの“Ｌ”レベ
ルの出力信号として出力端子Ｓ2 に伝搬される。
入力端子Ｓ1 に供給された電圧振幅ＧＮＤ（＝０Ｖ）の
“Ｌ”レベルの入力信号が電圧振幅ＧＮＤの“Ｌ”レベ
ルの出力信号として出力端子Ｓ2 に伝搬される。
【００４０】ノードｎ3 が“Ｌ”レベル（＝０Ｖ）にな
ることによって、ＰＭＯＳトランジスタＭP1は導通す
る。また、ＮＭＯＳトランジスタＭN2は非導通、ＰＭＯ
ＳトランジスタＭP2は導通となって、トランジスタＭN1
のゲート電位であるノードn4はＶDDL （＝１．５Ｖ）に
設定される。これによって、トランジスタＭN1は非導通
状態となり、ノードｎ2 を“Ｈ”レベル（＝３Ｖ）に引
上げ、ノードｎ3 を“Ｌ”レベルに保つ。また、トラン
ジスタＭN1の非導通により、ノードｎ1 の電位はＶDDL
以上には充電されない。
ることによって、ＰＭＯＳトランジスタＭP1は導通す
る。また、ＮＭＯＳトランジスタＭN2は非導通、ＰＭＯ
ＳトランジスタＭP2は導通となって、トランジスタＭN1
のゲート電位であるノードn4はＶDDL （＝１．５Ｖ）に
設定される。これによって、トランジスタＭN1は非導通
状態となり、ノードｎ2 を“Ｈ”レベル（＝３Ｖ）に引
上げ、ノードｎ3 を“Ｌ”レベルに保つ。また、トラン
ジスタＭN1の非導通により、ノードｎ1 の電位はＶDDL
以上には充電されない。
【００４１】ところで、上述した“Ｌ”レベルの信号の
伝搬においては、インバータＩＶ2への初めの入力レベ
ルＶDDL はインバータＩＶ2 の電源電圧ＶDDH よりも低
いので、インバータＩＶ2 には当初いくらかの直流電流
が流れる。しかし、ノードｎ3 が“Ｌ”（＝０Ｖ）にな
ることでＰＭＯＳトランジスタＭP1は導通し、ノードｎ
2 はやがてＶDDH （＝３Ｖ）まで充電される。そして、
ＰＭＯＳトランジスタのＭP1は非導通となる。
伝搬においては、インバータＩＶ2への初めの入力レベ
ルＶDDL はインバータＩＶ2 の電源電圧ＶDDH よりも低
いので、インバータＩＶ2 には当初いくらかの直流電流
が流れる。しかし、ノードｎ3 が“Ｌ”（＝０Ｖ）にな
ることでＰＭＯＳトランジスタＭP1は導通し、ノードｎ
2 はやがてＶDDH （＝３Ｖ）まで充電される。そして、
ＰＭＯＳトランジスタのＭP1は非導通となる。
【００４２】その結果、インバータＩＶ2 の入力レベル
はＶDDH に等しくなるので、インバータＩＶ2 には直流
電流は流れなくなる。
はＶDDH に等しくなるので、インバータＩＶ2 には直流
電流は流れなくなる。
【００４３】このように構成された本発明の第１の実施
の形態の半導体装置においては、ノードｎ1 からノード
ｎ2 に“Ｈ”レベル（＝ＶDDL ）を伝搬するときには、
トランジスタＭn1のゲート電圧をＶDDH −Ｖthn （２．
５Ｖ）にし、従来のゲート電圧（１．５Ｖ）よりも大き
いゲート電圧を印加してトランジスタＭn1を深く導通さ
せ、遅延時間を短くする。
の形態の半導体装置においては、ノードｎ1 からノード
ｎ2 に“Ｈ”レベル（＝ＶDDL ）を伝搬するときには、
トランジスタＭn1のゲート電圧をＶDDH −Ｖthn （２．
５Ｖ）にし、従来のゲート電圧（１．５Ｖ）よりも大き
いゲート電圧を印加してトランジスタＭn1を深く導通さ
せ、遅延時間を短くする。
【００４４】また、トランジスタＭn1で“Ｈ”レベル
（＝ＶDDL ）を落とすことなく伝搬させることで、イン
バータＩＶ2 の回路閾値を通常に設定できる結果、レベ
ルシフトに要する遅延時間が小さくなる。あるいは、Ｖ
DDL が低くなっても従来構成のように、トランジスタＭ
n1によってノードｎ2 の“Ｈ”レベルがＶDDL −Ｖthn
（＝１．０Ｖ）となるのではなく、ノードｎ1 の“Ｈ”
レベルがそのままノードｎ2 の“Ｈ”レベルとなり、ノ
ードｎ2 の“Ｈ”レベルがインバータＩＶ2 の閾値より
も低くならない結果、動作余裕を大きくすることができ
る。
（＝ＶDDL ）を落とすことなく伝搬させることで、イン
バータＩＶ2 の回路閾値を通常に設定できる結果、レベ
ルシフトに要する遅延時間が小さくなる。あるいは、Ｖ
DDL が低くなっても従来構成のように、トランジスタＭ
n1によってノードｎ2 の“Ｈ”レベルがＶDDL −Ｖthn
（＝１．０Ｖ）となるのではなく、ノードｎ1 の“Ｈ”
レベルがそのままノードｎ2 の“Ｈ”レベルとなり、ノ
ードｎ2 の“Ｈ”レベルがインバータＩＶ2 の閾値より
も低くならない結果、動作余裕を大きくすることができ
る。
【００４５】本発明による半導体装置の第２の実施の形
態について図２を参照して説明する。図２に示す回路に
おいて図１に示す回路と対応する部分には同一符号を付
し、説明を省略する。
態について図２を参照して説明する。図２に示す回路に
おいて図１に示す回路と対応する部分には同一符号を付
し、説明を省略する。
【００４６】この実施の形態では、トランジスタＭN2の
ドレインをゲートに接続していわゆるダイオード接続と
している。トランジスタＭN2はゲートに“Ｈ”レベル
（＝ＶDDH ）が供給されたときのみ導通するので、この
第２の実施の形態によっても第１の実施の形態の半導体
装置と同様に動作し、図２（ｂ）に示すように、電圧振
幅ＶDDL の“Ｈ”レベルの入力信号が電圧振幅ＶDDH の
“Ｈ”レベルの信号にレベルシフトされる。
ドレインをゲートに接続していわゆるダイオード接続と
している。トランジスタＭN2はゲートに“Ｈ”レベル
（＝ＶDDH ）が供給されたときのみ導通するので、この
第２の実施の形態によっても第１の実施の形態の半導体
装置と同様に動作し、図２（ｂ）に示すように、電圧振
幅ＶDDL の“Ｈ”レベルの入力信号が電圧振幅ＶDDH の
“Ｈ”レベルの信号にレベルシフトされる。
【００４７】なお、図１及び図２に示される、ＮＭＯＳ
トランジスタＭN2の閾値Ｖthn を通常値（例えば、０．
５Ｖ）よりも引く定めることにより、トランジスタＭN1
のゲートへの印加電圧をより高く設定することが可能と
なる。この点は後述する、負電源を使用する図３及び図
４に示す回路のＰＭＯＳトランジスタＭP2の閾値（例え
ば、−０．５Ｖ）についても同様である。
トランジスタＭN2の閾値Ｖthn を通常値（例えば、０．
５Ｖ）よりも引く定めることにより、トランジスタＭN1
のゲートへの印加電圧をより高く設定することが可能と
なる。この点は後述する、負電源を使用する図３及び図
４に示す回路のＰＭＯＳトランジスタＭP2の閾値（例え
ば、−０．５Ｖ）についても同様である。
【００４８】本発明による半導体装置の第３の実施の形
態について図３を参照して説明する。同図３に示す回路
において図１に示す回路と対応する部分には同一符号を
付し、かかる部分の説明は省略する。
態について図３を参照して説明する。同図３に示す回路
において図１に示す回路と対応する部分には同一符号を
付し、かかる部分の説明は省略する。
【００４９】この実施の形態は、本発明を負電源回路に
適用したものである。図示しない２つの負電源回路によ
って、絶対値の小さいＶSSH 、より絶対値の大きいＶSS
L が供給される。インバータＩＶ1 は電圧ＶSSH と接地
ＧＮＤにより駆動される。インバータＩＶ2 は電圧ＶSS
L と接地ＧＮＤにより駆動される。負電源回路による動
作に対応して、図１に示すＮＭＯＳトランジスタＭN1は
ＰＭＯＳトランジスタＭP1に、同じく、ＰＭＯＳトラン
ジスタＭP1はＮＭＯＳトランジスタＭN1に置換えられて
いる。
適用したものである。図示しない２つの負電源回路によ
って、絶対値の小さいＶSSH 、より絶対値の大きいＶSS
L が供給される。インバータＩＶ1 は電圧ＶSSH と接地
ＧＮＤにより駆動される。インバータＩＶ2 は電圧ＶSS
L と接地ＧＮＤにより駆動される。負電源回路による動
作に対応して、図１に示すＮＭＯＳトランジスタＭN1は
ＰＭＯＳトランジスタＭP1に、同じく、ＰＭＯＳトラン
ジスタＭP1はＮＭＯＳトランジスタＭN1に置換えられて
いる。
【００５０】この負電源による回路構成では、図３
（ｂ）に示すように、図１（ｂ）に示すＶDDL がＶSSH
に、ＶDDH がＶSSL に対応しており、図１に示す回路と
同様に動作する。
（ｂ）に示すように、図１（ｂ）に示すＶDDL がＶSSH
に、ＶDDH がＶSSL に対応しており、図１に示す回路と
同様に動作する。
【００５１】本発明による半導体装置の第４の実施の形
態を図４を参照して説明する。同図４に示す回路におい
て図３に示す回路と対応する部分には同一符号を付し、
かかる部分の説明は省略する。
態を図４を参照して説明する。同図４に示す回路におい
て図３に示す回路と対応する部分には同一符号を付し、
かかる部分の説明は省略する。
【００５２】この実施の形態では、図３に示す負電源回
路を使用した第３の実施の形態のトランジスタＭP2をダ
イオード接続した例である。この構成によっても図４
（ｂ）に示すように図３に示す回路と同様に動作する。
路を使用した第３の実施の形態のトランジスタＭP2をダ
イオード接続した例である。この構成によっても図４
（ｂ）に示すように図３に示す回路と同様に動作する。
【００５３】本発明による半導体装置の第５の実施の形
態を図５に示す。同図に示す構成は、図１０に示す従来
の回路構成にバイアス回路を別途設けて、ＮＭＯＳトラ
ンジスタＭN1のゲートバイアス電圧を改良している。こ
の例では、ゲートバイアス回路によってトランジスタＭ
n1のゲート電位を常にＶDDL ＋Ｖthn （＝２Ｖ）にバイ
アスしている。
態を図５に示す。同図に示す構成は、図１０に示す従来
の回路構成にバイアス回路を別途設けて、ＮＭＯＳトラ
ンジスタＭN1のゲートバイアス電圧を改良している。こ
の例では、ゲートバイアス回路によってトランジスタＭ
n1のゲート電位を常にＶDDL ＋Ｖthn （＝２Ｖ）にバイ
アスしている。
【００５４】かかる構成において、入力端子Ｓ1 に
“Ｈ”レベル信号（＝１．５Ｖ）が供給された場合、イ
ンバータＩＶ1 によってノードｎ1 は“Ｌ”レベル（＝
０Ｖ）になる。ＮＭＯＳトランジスタＭn1のゲートには
ＶDDL （＝２Ｖ）が印加されているので、トランジスタ
Ｍn1は導通してノードｎ2 の電荷を放電し、ノードｎ2
は“Ｌ”レベル（＝０Ｖ）になる。ノードｎ2 を入力と
するインバータＩＶ2 によってノードｎ3 は“Ｈ”レベ
ル（＝３Ｖ）になる。この結果、振幅ＶDDL の“Ｈ”レ
ベルの入力信号が振幅ＶDDH の“Ｈ”レベルの出力信号
にレベルシフトされて出力端子Ｓ2 から出力される。こ
のとき、ＰＭＯＳトランジスタＭP1はオフとなる。
“Ｈ”レベル信号（＝１．５Ｖ）が供給された場合、イ
ンバータＩＶ1 によってノードｎ1 は“Ｌ”レベル（＝
０Ｖ）になる。ＮＭＯＳトランジスタＭn1のゲートには
ＶDDL （＝２Ｖ）が印加されているので、トランジスタ
Ｍn1は導通してノードｎ2 の電荷を放電し、ノードｎ2
は“Ｌ”レベル（＝０Ｖ）になる。ノードｎ2 を入力と
するインバータＩＶ2 によってノードｎ3 は“Ｈ”レベ
ル（＝３Ｖ）になる。この結果、振幅ＶDDL の“Ｈ”レ
ベルの入力信号が振幅ＶDDH の“Ｈ”レベルの出力信号
にレベルシフトされて出力端子Ｓ2 から出力される。こ
のとき、ＰＭＯＳトランジスタＭP1はオフとなる。
【００５５】入力端子Ｓ1 に“Ｌ”レベル信号（＝０
Ｖ）が供給された場合、ノードｎ1 は“Ｈ”（＝１．５
Ｖ）になる。ＮＭＯＳトランジスタＭn1のゲートにはＶ
DDL （＝２Ｖ）が印加されているので、ノードｎ2 は
“Ｈ”レベル（＝１．５Ｖ）になるまで充電された後に
トランジスタＭn1はオフとなる。インバータＩＶ2 の回
路閾値を１．５Ｖよりも低く設定しておくことにより、
インバータＩＶ2 への入力は“Ｈ”レベルとなり、ノー
ドｎ3 は“Ｌ”（＝０Ｖ）になる。この“Ｌ”レベル
は、出力端子Ｓ2 及びＰＭＯＳトランジスタＭP1のゲー
トに伝搬される。ＰＭＯＳトランジスタＭP1のゲートに
“Ｌ”信号が印加されると、トランジスタＭP1は導通
し、ノードｎ2 をＶDDH （３Ｖ）に引上げる。このノー
ドｎ2 の電位の引上によってインバータＩＶ2 に貫通電
流が流れる入力レベル状態となり続けることを防止す
る。このとき、ＮＭＯＳトランジスタＭn1はノードｎ1
がソース側となっている。ゲート・ソース間電圧はＶth
n よりも低いため、トランジスタＭn1はオフ状態を維持
し、ノードｎ1 の電位はＶDDL 以上には充電されない。
Ｖ）が供給された場合、ノードｎ1 は“Ｈ”（＝１．５
Ｖ）になる。ＮＭＯＳトランジスタＭn1のゲートにはＶ
DDL （＝２Ｖ）が印加されているので、ノードｎ2 は
“Ｈ”レベル（＝１．５Ｖ）になるまで充電された後に
トランジスタＭn1はオフとなる。インバータＩＶ2 の回
路閾値を１．５Ｖよりも低く設定しておくことにより、
インバータＩＶ2 への入力は“Ｈ”レベルとなり、ノー
ドｎ3 は“Ｌ”（＝０Ｖ）になる。この“Ｌ”レベル
は、出力端子Ｓ2 及びＰＭＯＳトランジスタＭP1のゲー
トに伝搬される。ＰＭＯＳトランジスタＭP1のゲートに
“Ｌ”信号が印加されると、トランジスタＭP1は導通
し、ノードｎ2 をＶDDH （３Ｖ）に引上げる。このノー
ドｎ2 の電位の引上によってインバータＩＶ2 に貫通電
流が流れる入力レベル状態となり続けることを防止す
る。このとき、ＮＭＯＳトランジスタＭn1はノードｎ1
がソース側となっている。ゲート・ソース間電圧はＶth
n よりも低いため、トランジスタＭn1はオフ状態を維持
し、ノードｎ1 の電位はＶDDL 以上には充電されない。
【００５６】このようにトランジスタＭN1のゲートバイ
アスを高く設定することによって、ノードｎ1 の“Ｈ”
レベル（ＶDDL ）信号がレベル低下せずに、そのままノ
ードｎ2 のレベルとなり、インバータＩＶ2 に相対的に
レベルの高い“Ｈ”信号を与えるので、図１に示す回路
と同様に機能させることが可能となる。
アスを高く設定することによって、ノードｎ1 の“Ｈ”
レベル（ＶDDL ）信号がレベル低下せずに、そのままノ
ードｎ2 のレベルとなり、インバータＩＶ2 に相対的に
レベルの高い“Ｈ”信号を与えるので、図１に示す回路
と同様に機能させることが可能となる。
【００５７】図６に示す回路に用いられるバイアス回路
の構成例を図７に示す。同図に示すように、バイアス回
路は電源ＶDDH 及びＶDDL 間に接続された、定電流源と
ダイオード接続されたＮＭＯＳトランジスタＭN2とによ
って構成される。このバイアス回路の出力は、電圧ＶDD
L にトランジスタのゲート・ソース間電圧降下Ｖthnを
加えたものとなる。
の構成例を図７に示す。同図に示すように、バイアス回
路は電源ＶDDH 及びＶDDL 間に接続された、定電流源と
ダイオード接続されたＮＭＯＳトランジスタＭN2とによ
って構成される。このバイアス回路の出力は、電圧ＶDD
L にトランジスタのゲート・ソース間電圧降下Ｖthnを
加えたものとなる。
【００５８】本発明による半導体装置の第６の実施の形
態を図６に示す。この例は、図４に示す回路構成を負電
源で実現している。このため、図５に示すＮＭＯＳトラ
ンジスタＭn1をＰＭＯＳトランジスタＭP1に置換し、Ｐ
ＭＯＳトランジスタＭP1をＮＭＯＳトランジスタＭN1に
置換している。そして、トランジスタＭP1のゲート電位
を常にＶSSH −｜ Ｖthp ｜にバイアスしたものであ
る。
態を図６に示す。この例は、図４に示す回路構成を負電
源で実現している。このため、図５に示すＮＭＯＳトラ
ンジスタＭn1をＰＭＯＳトランジスタＭP1に置換し、Ｐ
ＭＯＳトランジスタＭP1をＮＭＯＳトランジスタＭN1に
置換している。そして、トランジスタＭP1のゲート電位
を常にＶSSH −｜ Ｖthp ｜にバイアスしたものであ
る。
【００５９】図６に示す回路に用いられるバイアス回路
の構成例を図８に示す。バイアス回路は、負電源ＶSSH
及びＶSSL 間に接続された、ダイオード接続されたＰＭ
ＯＳトランジスタＭp2と定電流源とによって構成され
る。このバイアス回路の出力は、負電圧ＶSSH からトラ
ンジスタのゲート・ソース間電圧降下Ｖthn を更に負方
向に引下げた−（ＶSSH ＋Ｖthp ）となる。
の構成例を図８に示す。バイアス回路は、負電源ＶSSH
及びＶSSL 間に接続された、ダイオード接続されたＰＭ
ＯＳトランジスタＭp2と定電流源とによって構成され
る。このバイアス回路の出力は、負電圧ＶSSH からトラ
ンジスタのゲート・ソース間電圧降下Ｖthn を更に負方
向に引下げた−（ＶSSH ＋Ｖthp ）となる。
【００６０】定電流源の構成例を図９に示す。同図
（ａ）は、比較的に高い抵抗によって一定の電流を発生
させ、定電流源を構成したものである。同図（ｂ）は、
固定バイアスされたＰＭＯＳトランジスタによって定電
流源を形成した例を示している。同図（ｃ）は、固定バ
イアスされたＮＭＯＳトランジスタによって定電流源を
構成した例を示している。
（ａ）は、比較的に高い抵抗によって一定の電流を発生
させ、定電流源を構成したものである。同図（ｂ）は、
固定バイアスされたＰＭＯＳトランジスタによって定電
流源を形成した例を示している。同図（ｃ）は、固定バ
イアスされたＮＭＯＳトランジスタによって定電流源を
構成した例を示している。
【００６１】なお、図１等に示したインバータＩＶ1
は、第１の電圧源で動作する他の論理ゲートに置換える
ことができ、必ずしもインバータである必要はない。
は、第１の電圧源で動作する他の論理ゲートに置換える
ことができ、必ずしもインバータである必要はない。
【００６２】
【発明の効果】以上説明したように、本発明のレベルシ
フト半導体装置によれば、エンハンスメント型トランジ
スタのみによって回路を構成し、信号のレベルシフトを
低電力、高速、高い動作余裕で実現できる。
フト半導体装置によれば、エンハンスメント型トランジ
スタのみによって回路を構成し、信号のレベルシフトを
低電力、高速、高い動作余裕で実現できる。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図３】本発明の第３の実施の形態を示す回路図であ
る。
る。
【図４】本発明の第４の実施の形態を示す回路図であ
る。
る。
【図５】本発明の第５の実施の形態を示す回路図であ
る。
る。
【図６】本発明の第６の実施の形態を示す回路図であ
る。
る。
【図７】図５に示すバイアス回路の一例を示す回路図で
ある。
ある。
【図８】図６に示すバイアス回路の一例を示す回路図で
ある。
ある。
【図９】図７、図８に示す電流源の構成例を示す回路図
である。
である。
【図１０】従来のレベルシフト回路の例を示す回路図で
ある。
ある。
【図１１】他の従来のレベルシフト回路の例を示す回路
図である。
図である。
ＩＶ1 、ＩＶ2 インバータ ＭN1、ＭN2 エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタ ＭP1、ＭP2 エンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ
ンジスタ ＭP1、ＭP2 エンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ
Claims (5)
- 【請求項１】ソースに入力信号が供給される第１の一導
電型ＭＯＳトランジスタと、 前記第１の一導電型ＭＯＳトランジスタのドレインに入
力端子が接続され、出力端子から出力信号を出力するイ
ンバータと、 前記インバータの入力端子及び出力端子に夫々ドレイン
及びゲートが接続される第１の逆導電型ＭＯＳトランジ
スタと、 互いのゲート同士及びソース同士が相互に接続され、該
ゲートが前記インバータの出力端子に接続され、該ソー
スが前記第１の一導電型ＭＯＳトランジスタのゲートに
接続される、第２の一導電型ＭＯＳトランジスタ及び第
２の逆導電型ＭＯＳトランジスタと、 前記第２の逆導電型ＭＯＳトランジスタのドレインに第
１の電圧を供給する第１の電圧源と前記第１の逆導電型
ＭＯＳトランジスタのソース、前記第２の一導電型ＭＯ
Ｓトランジスタのドレイン及び前記インバータに、前記
第１の電圧よりも絶対値の大きい第２の電圧を供給する
第２の電圧源と、 を有することを特徴とするレベルシフト半導体装置。 - 【請求項２】前記第２の一導電型ＭＯＳトランジスタの
ドレイン及びゲートが互いに接続されて前記インバータ
の出力端子に接続される、 ことを特徴とする請求項１記載のレベルシフト半導体層
装置。 - 【請求項３】前記第２の一導電型ＭＯＳトランジスタの
閾値が前記第１の一導電型ＭＯＳトランジスタの閾値よ
りも小さい値に設定される、 ことを特徴とする請求項１又は２記載のレベルシフト半
導体装置。 - 【請求項４】第１の電圧源から供給される第１の電圧と
接地電位間にレベル遷移する入力信号がソースに供給さ
れる一導電型ＭＯＳトランジスタと、 前記一導電型ＭＯＳトランジスタのドレインに入力端子
が接続され、出力端子から出力信号を出力するインバー
タと、 前記インバータの入力端子及び出力端子に夫々ドレイン
及びゲートが接続される逆導電型ＭＯＳトランジスタ
と、 前記一導電型ＭＯＳトランジスタのゲートに、前記第１
の電圧と前記一導電型ＭＯＳトランジスタの閾値電圧と
を加算した電圧を印加するバイアス回路と、 前記逆導電型ＭＯＳトランジスタのソース及び前記イン
バータに、前記第１の電圧よりも絶対値の大きい第２の
電圧を供給する第２の電圧源と、 を有することを特徴とするレベルシフト半導体装置。 - 【請求項５】前記バイアス回路は、前記第１及び第２の
電圧源間に直列に接続された定電流源及びダイオード機
能素子によって構成される、 ことを特徴とする請求項４記載のレベルシフト半導体装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21763695A JP3152867B2 (ja) | 1995-08-25 | 1995-08-25 | レベルシフト半導体装置 |
| TW085109440A TW326109B (en) | 1995-08-25 | 1996-08-05 | Electric potential transfer semiconductor device |
| KR1019960034816A KR100231659B1 (ko) | 1995-08-25 | 1996-08-22 | 레벨 시프트 반도체 장치 |
| US08/702,924 US5742183A (en) | 1995-08-25 | 1996-08-26 | Level shift semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21763695A JP3152867B2 (ja) | 1995-08-25 | 1995-08-25 | レベルシフト半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964704A true JPH0964704A (ja) | 1997-03-07 |
| JP3152867B2 JP3152867B2 (ja) | 2001-04-03 |
Family
ID=16707376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21763695A Expired - Fee Related JP3152867B2 (ja) | 1995-08-25 | 1995-08-25 | レベルシフト半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5742183A (ja) |
| JP (1) | JP3152867B2 (ja) |
| KR (1) | KR100231659B1 (ja) |
| TW (1) | TW326109B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555352B1 (ko) * | 1997-07-14 | 2006-06-07 | 소니 가부시끼 가이샤 | 레벨 시프트 회로 |
| JP2007505556A (ja) * | 2003-09-12 | 2007-03-08 | フリースケール セミコンダクター インコーポレイテッド | レベル・シフター |
| JP2008022278A (ja) * | 2006-07-12 | 2008-01-31 | Toshiba Corp | レベル変換バススイッチ |
| JP2009060676A (ja) * | 2001-12-13 | 2009-03-19 | Xilinx Inc | 低電圧での能力を備えた高速出力回路 |
| JP2009118466A (ja) * | 2007-11-06 | 2009-05-28 | Internatl Business Mach Corp <Ibm> | ワードライン電圧及びメモリ・セル性能を増強するためのレベル・シフタ |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147511A (en) | 1996-05-28 | 2000-11-14 | Altera Corporation | Overvoltage-tolerant interface for integrated circuits |
| US5900752A (en) * | 1997-01-24 | 1999-05-04 | Cypress Semiconductor Corp. | Circuit and method for deskewing variable supply signal paths |
| US6069515A (en) * | 1998-01-29 | 2000-05-30 | Sun Microsystems, Inc. | High voltage input buffer circuit using low voltage transistors |
| GB2343069B (en) * | 1998-06-30 | 2003-11-05 | Sgs Thomson Microelectronics | An on-chip higher-to-lower voltage input stage |
| US6480020B1 (en) * | 1999-05-18 | 2002-11-12 | Western Digital Technologies, Inc. | Printed circuit assembly having integrated resistors for terminating data and control lines of a host-peripheral interface |
| US6373284B1 (en) | 2000-08-14 | 2002-04-16 | Semiconductor Components Industries Llc | Voltage level shifting circuit for bidirectional data |
| US6429683B1 (en) | 2000-08-16 | 2002-08-06 | Agilent Technologies, Inc. | Low-power CMOS digital voltage level shifter |
| US6794907B2 (en) * | 2000-09-15 | 2004-09-21 | Broadcom Corporation | Low jitter high speed CMOS to CML clock converter |
| KR100391991B1 (ko) * | 2001-05-02 | 2003-07-22 | 삼성전자주식회사 | 전압 인터페이스 회로를 구비한 반도체 집적 회로 장치 |
| US6693489B2 (en) * | 2001-07-27 | 2004-02-17 | Maxim Integrated Products, Inc. | Level-shift circuits and related methods |
| US6809553B2 (en) * | 2001-10-15 | 2004-10-26 | International Rectifier Corporation | Digital level shifter with reduced power dissipation and false transmission blocking |
| US6768384B1 (en) * | 2001-11-15 | 2004-07-27 | Cypress Semiconductor Corporation | High-speed differential preamplifier |
| US6844770B2 (en) * | 2002-04-17 | 2005-01-18 | Virtual Silicon Technology, Inc. | Circuitry to provide a low power input buffer |
| GB2390239B (en) | 2002-06-25 | 2006-11-08 | Micron Technology Inc | Voltage level shifting circuit with improved switching speed |
| JP3635466B2 (ja) * | 2002-09-30 | 2005-04-06 | 日本テキサス・インスツルメンツ株式会社 | レベルシフト回路 |
| JP3746273B2 (ja) * | 2003-02-12 | 2006-02-15 | 株式会社東芝 | 信号レベル変換回路 |
| DE10317213A1 (de) * | 2003-04-15 | 2004-11-04 | Robert Bosch Gmbh | Pegelwandler |
| JP4502177B2 (ja) * | 2003-10-14 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | 出力回路 |
| US7276953B1 (en) * | 2003-11-12 | 2007-10-02 | Cypress Semiconductor Corporation | Level shifting input buffer circuit |
| JP2005151170A (ja) * | 2003-11-14 | 2005-06-09 | Renesas Technology Corp | 半導体集積回路 |
| JP2005198240A (ja) * | 2003-12-09 | 2005-07-21 | Mitsubishi Electric Corp | 半導体回路 |
| US7061301B2 (en) | 2003-12-19 | 2006-06-13 | Power Integrations, Inc. | Method and apparatus switching a semiconductor switch with a multi-state drive circuit |
| US7030644B2 (en) * | 2004-02-03 | 2006-04-18 | International Business Machines Corporation | Low reflection driver for a high speed simultaneous bidirectional data bus |
| US7053671B1 (en) * | 2004-06-17 | 2006-05-30 | Altera Corporation | Low-jitter differential-to-single-ended data conversion circuits |
| US7242226B1 (en) * | 2004-08-03 | 2007-07-10 | Cisco Technology, Inc. | Method and apparatus for avoiding false switching in an electronic device |
| US7151412B2 (en) * | 2004-08-30 | 2006-12-19 | Bae Systems Information And Electronic Systems Integration Inc. | Sliding cascode circuit |
| US7113018B2 (en) * | 2004-10-28 | 2006-09-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage tolerant I/O circuit using native NMOS transistor for improved performance |
| US7956641B1 (en) | 2005-04-28 | 2011-06-07 | Cypress Semiconductor Corporation | Low voltage interface circuit |
| EP1907992B1 (en) * | 2005-05-27 | 2010-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7199742B2 (en) * | 2005-07-29 | 2007-04-03 | United Microelectronics Corp. | Digital-to-analog converter and related level shifter thereof |
| JP2007180796A (ja) * | 2005-12-27 | 2007-07-12 | Fujitsu Ltd | 差動増幅回路 |
| US7821296B2 (en) * | 2006-08-04 | 2010-10-26 | Analog Devices, Inc. | Stacked buffers |
| US7855574B2 (en) * | 2006-10-10 | 2010-12-21 | Altera Corporation | Programmable multiple supply regions with switched pass gate level converters |
| US7808294B1 (en) | 2007-10-15 | 2010-10-05 | Netlogic Microsystems, Inc. | Level shifter with balanced rise and fall times |
| US9153297B2 (en) * | 2008-04-03 | 2015-10-06 | Infineon Technologies Ag | Integrated circuit and method for manufacturing the same |
| US8471601B2 (en) * | 2008-06-20 | 2013-06-25 | Cavium, Inc. | Single-ended to differential converter |
| US7956680B2 (en) * | 2008-07-07 | 2011-06-07 | Mediatek Inc. | Low-noise DC offset calibration circuit and related receiver stage |
| JP2012527178A (ja) | 2009-05-11 | 2012-11-01 | エスエス エスシー アイピー、エルエルシー | エンハンスメントモード型およびデプレションモード型のワイドバンドギャップ半導体ｊｆｅｔのためのゲートドライバ |
| KR101097468B1 (ko) * | 2009-12-24 | 2011-12-23 | 주식회사 하이닉스반도체 | 반도체 집적회로의 파워업 신호 발생회로 |
| US8692605B2 (en) * | 2011-06-27 | 2014-04-08 | Mediatek Inc. | Receiving circuits for core circuits |
| US8514119B2 (en) * | 2011-07-14 | 2013-08-20 | Synopsys, Inc. | High-speed voltage-level converter using capacitor |
| US9954461B1 (en) | 2017-06-12 | 2018-04-24 | Power Integrations, Inc. | Multiple stage gate drive for cascode current sensing |
| US10998843B2 (en) | 2019-09-23 | 2021-05-04 | Power Integrations, Inc. | External adjustment of a drive control of a switch |
| US11437911B2 (en) | 2020-12-22 | 2022-09-06 | Power Integrations, Inc. | Variable drive strength in response to a power converter operating condition |
| US20230208408A1 (en) * | 2021-12-23 | 2023-06-29 | Qorvo Us, Inc. | Low leakage level shifter |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990292A (ja) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | 電圧変換回路 |
| US4656373A (en) * | 1984-11-26 | 1987-04-07 | Rca Corporation | High-speed voltage level shift circuit |
| JP2585348B2 (ja) * | 1988-02-22 | 1997-02-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US4958091A (en) * | 1988-06-06 | 1990-09-18 | Micron Technology, Inc. | CMOS voltage converter |
| JP2982196B2 (ja) * | 1990-02-06 | 1999-11-22 | 日本電気株式会社 | 異電源インターフェース回路 |
| JPH04341009A (ja) * | 1991-05-17 | 1992-11-27 | Nec Corp | 半導体集積回路装置 |
| US5666070A (en) * | 1995-05-10 | 1997-09-09 | Micron Technology, Inc. | Low power, high speed level shifter |
-
1995
- 1995-08-25 JP JP21763695A patent/JP3152867B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-05 TW TW085109440A patent/TW326109B/zh not_active IP Right Cessation
- 1996-08-22 KR KR1019960034816A patent/KR100231659B1/ko not_active IP Right Cessation
- 1996-08-26 US US08/702,924 patent/US5742183A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555352B1 (ko) * | 1997-07-14 | 2006-06-07 | 소니 가부시끼 가이샤 | 레벨 시프트 회로 |
| JP2009060676A (ja) * | 2001-12-13 | 2009-03-19 | Xilinx Inc | 低電圧での能力を備えた高速出力回路 |
| JP2007505556A (ja) * | 2003-09-12 | 2007-03-08 | フリースケール セミコンダクター インコーポレイテッド | レベル・シフター |
| JP4814791B2 (ja) * | 2003-09-12 | 2011-11-16 | フリースケール セミコンダクター インコーポレイテッド | レベル・シフター |
| JP2008022278A (ja) * | 2006-07-12 | 2008-01-31 | Toshiba Corp | レベル変換バススイッチ |
| JP2009118466A (ja) * | 2007-11-06 | 2009-05-28 | Internatl Business Mach Corp <Ibm> | ワードライン電圧及びメモリ・セル性能を増強するためのレベル・シフタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3152867B2 (ja) | 2001-04-03 |
| KR100231659B1 (ko) | 1999-11-15 |
| KR970013707A (ko) | 1997-03-29 |
| TW326109B (en) | 1998-02-01 |
| US5742183A (en) | 1998-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080126 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090126 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100126 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |