JP2009118466A - ワードライン電圧及びメモリ・セル性能を増強するためのレベル・シフタ - Google Patents
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Abstract
【解決手段】 回路及び方法は、第1電源電圧によって電力供給される第1回路と、第2電源電圧によって電力供給される第2回路とを含む。レベル・シフタが、第1回路と第2回路との間に接続される。レベル・シフタは、少なくとも1つの実行すべき動作と動作を実行するコンポーネントとに依存する入力信号に従って、第1電源電圧及び第2電源電圧のうちの1つを含む回路に対する電源電圧出力を選択するように構成される。
【選択図】 図1
Description
本開示は、添付の図面に関連する好ましい実施形態の以下の記述において詳細を提供することになる。
102:レベル・シフタ
104:アドレス・デコーダ回路
106:ワードライン・ドライバ
108:アレイ・コア
110:矛盾のない境界
200:SRAMセル
202:ワードライン
204:パス・トランジスタ
206:ビットライン
212、214:トランジスタ
302:差動レベル・シフタ
304:入力信号
304a:真の信号
304b:相補的な信号
306、308:NMOSプルダウン・デバイス
310、312:PMOS交差結合デバイス
320、321、322、323、324:インバータ回路
325:PMOSトランジスタ
327:NMOSトランジスタ
330:出力
402:自己シャットダウン・レベル・シフタ
404,504:信号入力
405:遅延入力(入力信号)
406:出力信号(ノード)
408:フィードバック・ループ(ノード)
410、444、446,470:デバイス(トランジスタ)
414:フィードバック・インバータ
420:VDDプルアップ・スタック
448,449:インバータ
452、455,502:レベル・シフタ
457:スタック
456、458、459,514、516,518:トランジスタ
462:データ入力(データ)
464:ローカル・クロック信号(ローカル・クロック)
472:インバータ
510:precharge_vcs信号
512:プリチャージ信号
520:出力信号
900:設計フロー
910:設計プロセス
920:設計構造体
930:ライブラリ要素
940:設計仕様
950:特性データ
960:検証データ
970:設計ルール
980:ネットリスト
985:テスト・データ・ファイル
990:設計構造体
995:ステージ
Claims (20)
- メモリ回路であって、
第1電源電圧によって電力供給される第1回路及び第2電源電圧によって電力供給される第2回路と、
前記第1回路と前記第2回路の間に結合されたレベル・シフタであって、前記第1電源電圧及び前記第2電源電圧のうちの1つを含む、回路用電源電圧出力を、入力信号に従って選択するように構成され、前記入力信号は、実行されるべき動作及び前記動作を実行するコンポーネントのうちの少なくとも1つに依存する、レベル・シフタと、
を備える回路。 - 前記レベル・シフタは差動回路を含む、請求項1に記載の回路。
- 前記レベル・シフタは、前記電源電圧出力を選択するための自己シャットダウン機構を含む、請求項1に記載の回路。
- 前記自己シャットダウン機構は、前記電源電圧出力をアクティブ化するように構成された出力からのフィードバック・ループを含む、請求項3に記載の回路。
- 前記フィードバック・ループは、電源電圧の間の遷移を補助するように構成された別個のデバイスを含む、請求項4に記載の回路。
- 前記レベル・シフタは、前記入力信号をゲート制御して電源電圧出力の前記選択を実行するのに用いられるプリチャージ入力を含む、請求項1に記載の回路。
- 電源電圧の間の遷移を補助するように構成された別個のデバイスをさらに含む、請求項6に記載の回路。
- 前記実行されるべき動作は、読取り動作及び書き込み動作のうちの1つを含み、前記動作を実行する前記コンポーネントは、メモリ・デバイスのワードラインを含む、請求項1に記載の回路。
- 前記第1電源電圧及び前記第2電源電圧のうちの1つはワードライン増幅電圧を含む、請求項1に記載の回路。
- クロック信号を用いて前記レベル・シフタへの入力を有効化するように構成されたデバイスをさらに備える、請求項1に記載の回路。
- メモリ回路であって、
メモリ・アドレスをデコードしてメモリ・セルをアクティブ化するように構成され、第1電源電圧を有する、アドレス・デコーダ回路と、
デコードされたメモリ・アドレスに従ってワードラインをアクティブ化するように構成されたワードライン・ドライバ回路と、
前記アドレス・デコーダ回路と前記ワードライン・ドライバ回路とに結合されたレベル・シフタであって、前記第1電源電圧及び前記第2電源電圧のうちの1つを含む電源電圧出力を選択するように構成され、前記入力信号は、実行されるべき動作及び前記動作を実行するコンポーネントのうちの少なくとも1つに依存する、レベル・シフタと、
を備える回路。 - 前記レベル・シフタは、前記出力からのフィードバック・ループを含んだ、前記電源電圧出力をアクティブ化するように構成された自己シャットダウン機構を含み、前記フィードバック・ループは、電源電圧の間の遷移を補助するように構成された別個のデバイスを含む、請求項11に記載の回路。
- 前記レベル・シフタは、前記入力信号をゲート制御して電源電圧出力の前記選択を実行するのに用いられるプリチャージ信号のプリチャージ入力を含む、請求項11に記載の回路。
- 前記実行されるべき動作は、読取り動作及び書き込み動作のうちの1つを含み、前記動作を実行する前記コンポーネントは、メモリ・デバイスのワードラインを含む、請求項11に記載の回路。
- クロック信号を用いて前記レベル・シフタへの入力を有効化するように構成されたデバイスをさらに備える、請求項11に記載の回路。
- 電力を選択的に減少させる方法であって、
第1電源電圧によって電力供給される第1回路と、前記第1電源電圧及び第2電源電圧のうちの1つによって電力供給される第2回路との間に結合されるレベル・シフタを設けるステップと、
入力信号に従って前記第1電源電圧及び前記第2電源電圧のうちの1つにより前記第2回路を選択的にアクティブ化して性能と省電力化の間のバランスをとるステップと
を含む方法。 - 前記第2回路を前記選択的にアクティブ化するステップは、自己シャットダウン・フィードバック・ループを用いて前記第1電源電圧と前記第2電源電圧の間の選択を行うステップを含む、請求項16に記載の方法。
- 前記第2回路を前記選択的にアクティブ化するステップは、前記入力信号をゲート制御するプリチャージ信号を用いて電源電圧出力を選択するステップを含む、請求項16に記載の方法。
- 前記第2回路はワードライン・ドライバを含み、
メモリ動作中にワードライン増幅を実行するステップをさらに含む、請求項16に記載の方法。 - 前記第2回路を前記選択的にアクティブ化するステップは、クロック信号を用いて前記入力信号をゲート制御して電源電圧出力を選択するステップを含む、請求項16に記載の方法。
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