JP2002298586A - 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 - Google Patents
半導体記憶装置のデータ書き込み方法及び半導体記憶装置Info
- Publication number
- JP2002298586A JP2002298586A JP2001103485A JP2001103485A JP2002298586A JP 2002298586 A JP2002298586 A JP 2002298586A JP 2001103485 A JP2001103485 A JP 2001103485A JP 2001103485 A JP2001103485 A JP 2001103485A JP 2002298586 A JP2002298586 A JP 2002298586A
- Authority
- JP
- Japan
- Prior art keywords
- data
- semiconductor memory
- voltage
- bit line
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
Abstract
(57)【要約】
【課題】 低電源電圧でも動作不良を起こすことなくデ
ータの書き込みが可能な半導体記憶装置のデータ書き込
み方法及び半導体記憶装置を提供する。 【解決手段】 所定の電源電圧及び接地電位が供給さ
れ、電源電圧であるＨｉｇｈデータ及び接地電位である
Ｌｏｗデータをそれぞれメモリセルで保持する半導体記
憶装置のデータ書き込み方法であって、接地電位よりも
低い所定の負電圧を生成し、メモリセルへのデータ書き
込み動作時に、Ｌｏｗデータを書き込むビット線に対し
て該負電圧を供給する。
ータの書き込みが可能な半導体記憶装置のデータ書き込
み方法及び半導体記憶装置を提供する。 【解決手段】 所定の電源電圧及び接地電位が供給さ
れ、電源電圧であるＨｉｇｈデータ及び接地電位である
Ｌｏｗデータをそれぞれメモリセルで保持する半導体記
憶装置のデータ書き込み方法であって、接地電位よりも
低い所定の負電圧を生成し、メモリセルへのデータ書き
込み動作時に、Ｌｏｗデータを書き込むビット線に対し
て該負電圧を供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
データ書き込み方法に関し、特に低電源電圧で動作させ
るＳＲＡＭ（Static Random Access Memory）に適用し
て好適な半導体記憶装置のデータ書き込み方法に関す
る。
データ書き込み方法に関し、特に低電源電圧で動作させ
るＳＲＡＭ（Static Random Access Memory）に適用し
て好適な半導体記憶装置のデータ書き込み方法に関す
る。
【０００２】
【従来の技術】近年のＳＲＡＭなどの半導体記憶装置で
は、記憶容量を増大させるためにメモリセル用のトラン
ジスタサイズが微細化されている。そして、消費電力の
軽減のためにトランジスタに供給する電源電圧も低くな
る傾向にある。例えば、ＭＯＳトランジスタによってメ
モリセルが構成されるＳＲＡＭでは、電源電圧ＶDDが
１．２[Ｖ]程度でも動作するものが開発されている。
は、記憶容量を増大させるためにメモリセル用のトラン
ジスタサイズが微細化されている。そして、消費電力の
軽減のためにトランジスタに供給する電源電圧も低くな
る傾向にある。例えば、ＭＯＳトランジスタによってメ
モリセルが構成されるＳＲＡＭでは、電源電圧ＶDDが
１．２[Ｖ]程度でも動作するものが開発されている。
【０００３】以下、従来のＳＲＡＭの構成について図面
を用いて説明する。
を用いて説明する。
【０００４】図４は従来のＳＲＡＭの構成を示す回路図
である。
である。
【０００５】図４に示すように、ＳＲＡＭ１０は、デー
タを保持するメモリセル２０と、メモリセル２０に対し
てデータを読み出し／書き込む際にスイッチングされる
トランスファーゲートＱn31、Ｑn32と、トランスファー
ゲートＱn31、Ｑn32を介してメモリセル２０にデータを
書き込むための書き込み回路３０とを有する構成であ
る。なお、図４では、メモリセル２０及び書き込み回路
３０がそれぞれ１つだけ記載され、それに対応してワー
ド線ＷＬが１本、ビット線ＢＬが２本だけが記載されて
いる。しかしながら、実際のＳＲＡＭは、複数のメモリ
セル２０が格子状に配置され、メモリセル２０の各行毎
にワード線ＷＬがそれぞれ配置され、各列毎に２本のビ
ット線ＢＬがそれぞれ配置される構成である。また、書
き込み回路３０は、格子状に配置された各メモリセル２
０に対して、例えば８列毎にそれぞれ１つずつ設けられ
ている。
タを保持するメモリセル２０と、メモリセル２０に対し
てデータを読み出し／書き込む際にスイッチングされる
トランスファーゲートＱn31、Ｑn32と、トランスファー
ゲートＱn31、Ｑn32を介してメモリセル２０にデータを
書き込むための書き込み回路３０とを有する構成であ
る。なお、図４では、メモリセル２０及び書き込み回路
３０がそれぞれ１つだけ記載され、それに対応してワー
ド線ＷＬが１本、ビット線ＢＬが２本だけが記載されて
いる。しかしながら、実際のＳＲＡＭは、複数のメモリ
セル２０が格子状に配置され、メモリセル２０の各行毎
にワード線ＷＬがそれぞれ配置され、各列毎に２本のビ
ット線ＢＬがそれぞれ配置される構成である。また、書
き込み回路３０は、格子状に配置された各メモリセル２
０に対して、例えば８列毎にそれぞれ１つずつ設けられ
ている。
【０００６】メモリセル２０は、プッシュプル接続され
たＰＭＯＳトランジスタＱp1及びＮＭＯＳトランジスタ
Ｑn1から成る第１のインバータ２１と、プッシュプル接
続されたＰＭＯＳトランジスタＱp2及びＮＭＯＳトラン
ジスタＱn2から成る第２のインバータ２２とを有し、第
１のインバータ２１及び第２のインバータ２２の入力と
出力とが互いに接続された構成である。
たＰＭＯＳトランジスタＱp1及びＮＭＯＳトランジスタ
Ｑn1から成る第１のインバータ２１と、プッシュプル接
続されたＰＭＯＳトランジスタＱp2及びＮＭＯＳトラン
ジスタＱn2から成る第２のインバータ２２とを有し、第
１のインバータ２１及び第２のインバータ２２の入力と
出力とが互いに接続された構成である。
【０００７】トランスファーゲートＱn31、Ｑn32は、例
えば、ＮＭＯＳトランジスタによって構成されている。
トランスファーゲートＱn31、Ｑn32のゲートはそれぞれ
同一のワード線ＷＬに接続され、ドレインは対応するビ
ット線ＢＬにそれそれ接続されている（図４ではトラン
スファーゲートＱn31のドレインがビット線ＢＬ１に接
続され、トランスファーゲートＱn32のドレインがビッ
ト線ＢＬ０に接続されている）。また、トランスファー
ゲートＱn31のソース（ノードＣ１）は第１のインバー
タ２１の出力と第２のインバータ２２の入力とにそれぞ
れ接続され、トランスファーゲートＱn32のソース（ノ
ードＣ２）は第１のインバータ２１の入力と第２のイン
バータ２２の出力とにそれぞれ接続されている。
えば、ＮＭＯＳトランジスタによって構成されている。
トランスファーゲートＱn31、Ｑn32のゲートはそれぞれ
同一のワード線ＷＬに接続され、ドレインは対応するビ
ット線ＢＬにそれそれ接続されている（図４ではトラン
スファーゲートＱn31のドレインがビット線ＢＬ１に接
続され、トランスファーゲートＱn32のドレインがビッ
ト線ＢＬ０に接続されている）。また、トランスファー
ゲートＱn31のソース（ノードＣ１）は第１のインバー
タ２１の出力と第２のインバータ２２の入力とにそれぞ
れ接続され、トランスファーゲートＱn32のソース（ノ
ードＣ２）は第１のインバータ２１の入力と第２のイン
バータ２２の出力とにそれぞれ接続されている。
【０００８】このような構成において、図４に示したメ
モリセル２０にデータを書き込む場合、書き込み回路３
０から一方のビット線に“Ｈｉｇｈ”データを出力し、
他方のビット線に“Ｌｏｗ”（接地電位：０[Ｖ]）デー
タを出力し、対応するワード線ＷＬに“Ｈｉｇｈ”を入
力してデータを書き込むメモリセル２０を選択する。
モリセル２０にデータを書き込む場合、書き込み回路３
０から一方のビット線に“Ｈｉｇｈ”データを出力し、
他方のビット線に“Ｌｏｗ”（接地電位：０[Ｖ]）デー
タを出力し、対応するワード線ＷＬに“Ｈｉｇｈ”を入
力してデータを書き込むメモリセル２０を選択する。
【０００９】選択されたメモリセル２０にはトランスフ
ァーゲートを介して“Ｈｉｇｈ”または“Ｌｏｗ”の信
号が入力され、メモリセル２０は、第１のインバータ２
１及び第２のインバータ２２によってビット線ＢＬ０、
ＢＬ１から入力されたデータをそれぞれ保持する。
ァーゲートを介して“Ｈｉｇｈ”または“Ｌｏｗ”の信
号が入力され、メモリセル２０は、第１のインバータ２
１及び第２のインバータ２２によってビット線ＢＬ０、
ＢＬ１から入力されたデータをそれぞれ保持する。
【００１０】例えば、ビット線ＢＬ１を“Ｌｏｗ”に設
定してノードＣ１を“Ｈｉｇｈ”から“Ｌｏｗ”に切り
替えた場合、第２のインバータ２２の出力が“Ｈｉｇ
ｈ”に切り替わり、第２のインバータ２２の出力を入力
とする第１のインバータ２１の出力が“Ｌｏｗ”に切り
替わり、ノードＣ１の電位（“Ｌｏｗ”レベル）がさら
に接地電位ＧＮＤに引かれて書き込みが行われる。この
場合、ビット線ＢＬ０に出力された“Ｈｉｇｈ”レベル
は書き込み動作にはほとんど寄与しない。
定してノードＣ１を“Ｈｉｇｈ”から“Ｌｏｗ”に切り
替えた場合、第２のインバータ２２の出力が“Ｈｉｇ
ｈ”に切り替わり、第２のインバータ２２の出力を入力
とする第１のインバータ２１の出力が“Ｌｏｗ”に切り
替わり、ノードＣ１の電位（“Ｌｏｗ”レベル）がさら
に接地電位ＧＮＤに引かれて書き込みが行われる。この
場合、ビット線ＢＬ０に出力された“Ｈｉｇｈ”レベル
は書き込み動作にはほとんど寄与しない。
【００１１】一方、図４に示したメモリセル２０からデ
ータを読み出す場合、対応するワード線ＷＬに“Ｈｉｇ
ｈ”を入力してデータを読み出すメモリセル２０を選択
する。このとき、選択されたメモリセル２０に保持され
ていた信号がトランスファーゲートを介してビット線Ｂ
Ｌ０、ＢＬ１にそれぞれ出力される。例えば、トランス
ファーゲートＱn31のソース（ノードＣ１）で“Ｌｏ
ｗ”が保持され、トランスファーゲートＱn32のソース
（ノードＣ２）で“Ｈｉｇｈ”が保持されていた場合、
ビット線ＢＬ０には“Ｈｉｇｈ”が出力され、ビット線
ＢＬ１には“Ｌｏｗ”が出力される。ビット線ＢＬ０、
ＢＬ１に出力された信号は、不図示のセンスアンプによ
って増幅され、メモリセル２０に保持されていたデータ
が再生されて外部に出力される。
ータを読み出す場合、対応するワード線ＷＬに“Ｈｉｇ
ｈ”を入力してデータを読み出すメモリセル２０を選択
する。このとき、選択されたメモリセル２０に保持され
ていた信号がトランスファーゲートを介してビット線Ｂ
Ｌ０、ＢＬ１にそれぞれ出力される。例えば、トランス
ファーゲートＱn31のソース（ノードＣ１）で“Ｌｏ
ｗ”が保持され、トランスファーゲートＱn32のソース
（ノードＣ２）で“Ｈｉｇｈ”が保持されていた場合、
ビット線ＢＬ０には“Ｈｉｇｈ”が出力され、ビット線
ＢＬ１には“Ｌｏｗ”が出力される。ビット線ＢＬ０、
ＢＬ１に出力された信号は、不図示のセンスアンプによ
って増幅され、メモリセル２０に保持されていたデータ
が再生されて外部に出力される。
【００１２】
【発明が解決しようとする課題】一般に、ＳＲＡＭのメ
モリセルでは、ノイズによる誤動作を防止してデータを
安定して保持するために、ＮＭＯＳトランジスタのしき
い値電圧ＶTHを比較的高めに設定する必要がある。しか
しながら、しきい値電圧ＶTHを高く設定し過ぎるとメモ
リセルに対するデータの書き込み時間が長くなるため、
例えば、電源電圧ＶDDが１．２[Ｖ]の場合、しきい値電
圧ＶTHは０．５[Ｖ]程度に設定される。
モリセルでは、ノイズによる誤動作を防止してデータを
安定して保持するために、ＮＭＯＳトランジスタのしき
い値電圧ＶTHを比較的高めに設定する必要がある。しか
しながら、しきい値電圧ＶTHを高く設定し過ぎるとメモ
リセルに対するデータの書き込み時間が長くなるため、
例えば、電源電圧ＶDDが１．２[Ｖ]の場合、しきい値電
圧ＶTHは０．５[Ｖ]程度に設定される。
【００１３】ここで、図４に示したＳＲＡＭを低電源電
圧で動作させた場合（ＶDD＝１．２[Ｖ]）、接地電位
（０[Ｖ]）からの電位上昇の影響が大きくなる。
圧で動作させた場合（ＶDD＝１．２[Ｖ]）、接地電位
（０[Ｖ]）からの電位上昇の影響が大きくなる。
【００１４】例えば、ビット線の配線抵抗による電圧降
下などの要因から、ビット線ＢＬ０を“Ｌｏｗ”から
“Ｈｉｇｈ”に書き換え、ビット線ＢＬ１を“Ｈｉｇ
ｈ”から“Ｌｏｗ”に書き換える場合に、トランスファ
ーゲートＱn31のゲートに印加される電圧が低下し、ト
ランスファーゲートＱn31の電流駆動能力が低下してし
まう。このとき、ノードＣ１の電位は、ＰＭＯＳトラン
ジスタＱp1とトランスファーゲートＱn31の電流駆動能
力比で決まるため、“Ｈｉｇｈ”から“Ｌｏｗ”に反転
するまでに時間がかかるという問題が発生する。また、
ノードＣ１の電位を入力とする第２のインバータの出力
（ノードＣ２）も“Ｌｏｗ”から“Ｈｉｇｈ”に反転す
るまでに時間がかかってしまう。
下などの要因から、ビット線ＢＬ０を“Ｌｏｗ”から
“Ｈｉｇｈ”に書き換え、ビット線ＢＬ１を“Ｈｉｇ
ｈ”から“Ｌｏｗ”に書き換える場合に、トランスファ
ーゲートＱn31のゲートに印加される電圧が低下し、ト
ランスファーゲートＱn31の電流駆動能力が低下してし
まう。このとき、ノードＣ１の電位は、ＰＭＯＳトラン
ジスタＱp1とトランスファーゲートＱn31の電流駆動能
力比で決まるため、“Ｈｉｇｈ”から“Ｌｏｗ”に反転
するまでに時間がかかるという問題が発生する。また、
ノードＣ１の電位を入力とする第２のインバータの出力
（ノードＣ２）も“Ｌｏｗ”から“Ｈｉｇｈ”に反転す
るまでに時間がかかってしまう。
【００１５】ビット線の接地電位（０[Ｖ]）からの電位
上昇が０．００[Ｖ]の場合、図５のＣ１（ノードＣ１の
電位）、Ｃ２（ノードＣ２の電位）で示すように、メモ
リセルにデータを問題無く書き込むことができる。しか
しながら、接地電位からの電位上昇が０．２０[Ｖ]程度
になると、図５のＣ１’（ノードＣ１の電位）、Ｃ２’
（ノードＣ２の電位）で示すように、ワード線ＷＬに
“Ｈｉｇｈ”を印加して（０．５VDD）からノードＣ２
の電位が“Ｈｉｇｈ”に立ち上がる（０．９ＶDD）まで
の書き込み時間（セル反転時間）が極端に長くなってし
まう。また、電位上昇がさらに高くなるとデータが書き
込めなくなるおそれがある。なお、図５に示すＣＬＫは
ＳＲＡＭを動作させるためのタイミングクロックであ
る。
上昇が０．００[Ｖ]の場合、図５のＣ１（ノードＣ１の
電位）、Ｃ２（ノードＣ２の電位）で示すように、メモ
リセルにデータを問題無く書き込むことができる。しか
しながら、接地電位からの電位上昇が０．２０[Ｖ]程度
になると、図５のＣ１’（ノードＣ１の電位）、Ｃ２’
（ノードＣ２の電位）で示すように、ワード線ＷＬに
“Ｈｉｇｈ”を印加して（０．５VDD）からノードＣ２
の電位が“Ｈｉｇｈ”に立ち上がる（０．９ＶDD）まで
の書き込み時間（セル反転時間）が極端に長くなってし
まう。また、電位上昇がさらに高くなるとデータが書き
込めなくなるおそれがある。なお、図５に示すＣＬＫは
ＳＲＡＭを動作させるためのタイミングクロックであ
る。
【００１６】上述したように、近年のＳＲＡＭは、記憶
容量の増大に伴ってメモリセル用のトランジスタサイズ
が微細化されているため、トランジスタ特性のばらつき
も大きくなってきている。例えば、１Ｍｂｉｔクラスの
記憶容量を持つＳＲＡＭの場合、トランジスタのしきい
値電圧ＶTHのばらつきは、標準偏差をσとすると、５σ
まで拡大する。さらに、歩留まりを十分に確保するため
には６σまでのばらつきを見込む必要がある。
容量の増大に伴ってメモリセル用のトランジスタサイズ
が微細化されているため、トランジスタ特性のばらつき
も大きくなってきている。例えば、１Ｍｂｉｔクラスの
記憶容量を持つＳＲＡＭの場合、トランジスタのしきい
値電圧ＶTHのばらつきは、標準偏差をσとすると、５σ
まで拡大する。さらに、歩留まりを十分に確保するため
には６σまでのばらつきを見込む必要がある。
【００１７】トランスファーゲートＱn31、Ｑn32のしき
い値電圧ＶTHが０．５０[Ｖ]であるＳＲＡＭのメモリセ
ルの書き込み特性（セル反転時間）を示すと、図６及び
図７のようになる。なお、図６はトランジスタのしきい
値電圧のばらつきを考慮していない場合（ばらつきが無
いと仮定したとき）の特性を示し、図７はトランジスタ
のしきい値電圧のばらつきが６σの場合の特性を示して
いる。但し、１σ＝３０ｍＶであるとする。
い値電圧ＶTHが０．５０[Ｖ]であるＳＲＡＭのメモリセ
ルの書き込み特性（セル反転時間）を示すと、図６及び
図７のようになる。なお、図６はトランジスタのしきい
値電圧のばらつきを考慮していない場合（ばらつきが無
いと仮定したとき）の特性を示し、図７はトランジスタ
のしきい値電圧のばらつきが６σの場合の特性を示して
いる。但し、１σ＝３０ｍＶであるとする。
【００１８】図６に示すように、トランジスタのしきい
値電圧にばらつきが無い場合、電源電圧ＶDD＝１．２
[Ｖ]とすると、ビット線の接地電位からの電位上昇ＶFL
が０．２０[Ｖ]以下であれば、セル反転時間が極端に長
くなることはない。しかしながら、図７に示すように、
トランジスタのしきい値電圧のばらつきが６σの場合、
電源電圧ＶDD＝１．２[Ｖ]とすると、ビット線の接地電
位からの電位上昇ＶFLが０．０５[Ｖ]でも動作不良を起
こすことが分かる。すなわち、書き込み動作が可能なト
ランジスタ特性のばらつきのマージンが低下し、半導体
記憶装置の製造時の歩留まりが低下してしまう。
値電圧にばらつきが無い場合、電源電圧ＶDD＝１．２
[Ｖ]とすると、ビット線の接地電位からの電位上昇ＶFL
が０．２０[Ｖ]以下であれば、セル反転時間が極端に長
くなることはない。しかしながら、図７に示すように、
トランジスタのしきい値電圧のばらつきが６σの場合、
電源電圧ＶDD＝１．２[Ｖ]とすると、ビット線の接地電
位からの電位上昇ＶFLが０．０５[Ｖ]でも動作不良を起
こすことが分かる。すなわち、書き込み動作が可能なト
ランジスタ特性のばらつきのマージンが低下し、半導体
記憶装置の製造時の歩留まりが低下してしまう。
【００１９】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、低電源
電圧でも動作不良を起こすことなくデータの書き込みが
可能な半導体記憶装置のデータ書き込み方法及び半導体
記憶装置を提供することを目的とする。
る問題点を解決するためになされたものであり、低電源
電圧でも動作不良を起こすことなくデータの書き込みが
可能な半導体記憶装置のデータ書き込み方法及び半導体
記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体記憶装置のデータ書き込み方法は、所定
の電源電圧及び接地電位が供給され、前記電源電圧であ
るＨｉｇｈデータ及び前記接地電位であるＬｏｗデータ
をそれぞれメモリセルで保持する半導体記憶装置のデー
タ書き込み方法であって、前記接地電位よりも低い所定
の負電圧を生成し、前記メモリセルへのデータ書き込み
動作時に、前記Ｌｏｗデータを書き込むビット線に対し
て前記負電圧を供給する方法である。
本発明の半導体記憶装置のデータ書き込み方法は、所定
の電源電圧及び接地電位が供給され、前記電源電圧であ
るＨｉｇｈデータ及び前記接地電位であるＬｏｗデータ
をそれぞれメモリセルで保持する半導体記憶装置のデー
タ書き込み方法であって、前記接地電位よりも低い所定
の負電圧を生成し、前記メモリセルへのデータ書き込み
動作時に、前記Ｌｏｗデータを書き込むビット線に対し
て前記負電圧を供給する方法である。
【００２１】このとき、前記メモリセルへのデータ書き
込み動作の終了後、前記メモリセルに前記Ｌｏｗデータ
を供給するトランスファーゲートを閉じてから、前記負
電圧が供給されたビット線に前記電源電圧を所定の時間
印加してもよい。
込み動作の終了後、前記メモリセルに前記Ｌｏｗデータ
を供給するトランスファーゲートを閉じてから、前記負
電圧が供給されたビット線に前記電源電圧を所定の時間
印加してもよい。
【００２２】なお、前記負電圧は、ＰＮ接合に対する順
方向電圧以下であることが望ましく、前記半導体記憶装
置は、ＳＲＡＭであることが望ましい。
方向電圧以下であることが望ましく、前記半導体記憶装
置は、ＳＲＡＭであることが望ましい。
【００２３】一方、本発明の半導体記憶装置は、所定の
電源電圧及び接地電位が供給され、前記電源電圧である
Ｈｉｇｈデータ及び前記接地電位であるＬｏｗデータを
それぞれメモリセルで保持する半導体記憶装置であっ
て、前記接地電位よりも低い所定の負電圧を生成する降
圧回路と、前記メモリセルへのデータ書き込み動作時
に、前記Ｌｏｗデータを書き込むビット線に対して、前
記降圧回路で生成された負電圧を供給する書き込み回路
と、を有する構成である。
電源電圧及び接地電位が供給され、前記電源電圧である
Ｈｉｇｈデータ及び前記接地電位であるＬｏｗデータを
それぞれメモリセルで保持する半導体記憶装置であっ
て、前記接地電位よりも低い所定の負電圧を生成する降
圧回路と、前記メモリセルへのデータ書き込み動作時
に、前記Ｌｏｗデータを書き込むビット線に対して、前
記降圧回路で生成された負電圧を供給する書き込み回路
と、を有する構成である。
【００２４】このとき、前記メモリセルへのデータ書き
込み動作の終了後、前記メモリセルに前記Ｌｏｗデータ
を供給するトランスファーゲートを閉じてから、前記負
電圧が供給されたビット線に前記電源電圧を所定の時間
印加するためのプリチャージ回路を有していてもよく、
前記降圧回路は、前記メモリセルへのデータ書き込み動
作時に前記接地電位を出力するパルス出力回路と、前記
パルス出力回路の出力に直列に接続される降圧用キャパ
シタと、を有する構成であってもよい。
込み動作の終了後、前記メモリセルに前記Ｌｏｗデータ
を供給するトランスファーゲートを閉じてから、前記負
電圧が供給されたビット線に前記電源電圧を所定の時間
印加するためのプリチャージ回路を有していてもよく、
前記降圧回路は、前記メモリセルへのデータ書き込み動
作時に前記接地電位を出力するパルス出力回路と、前記
パルス出力回路の出力に直列に接続される降圧用キャパ
シタと、を有する構成であってもよい。
【００２５】なお、前記負電圧は、ＰＮ接合に対する順
方向電圧以下であることが望ましく、前記半導体記憶装
置は、ＳＲＡＭであることが望ましい。
方向電圧以下であることが望ましく、前記半導体記憶装
置は、ＳＲＡＭであることが望ましい。
【００２６】上記のような半導体記憶装置のデータ書き
込み方法及び半導体記憶装置では、メモリセルへのデー
タ書き込み動作時に、Ｌｏｗデータを書き込むビット線
に対して接地電位よりも低い負電圧を供給することで、
ビット線の配線抵抗による接地電位からの電位上昇分が
打ち消される。
込み方法及び半導体記憶装置では、メモリセルへのデー
タ書き込み動作時に、Ｌｏｗデータを書き込むビット線
に対して接地電位よりも低い負電圧を供給することで、
ビット線の配線抵抗による接地電位からの電位上昇分が
打ち消される。
【００２７】また、メモリセルへのデータ書き込み動作
の終了後、トランスファーゲートを閉じてから、負電圧
が供給されたビット線に電源電圧を所定の時間印加する
ことで、ビット線容量に蓄積された負電荷が放電される
と共に正電荷が蓄積されてＨｉｇｈデータへ立ち上が
る。
の終了後、トランスファーゲートを閉じてから、負電圧
が供給されたビット線に電源電圧を所定の時間印加する
ことで、ビット線容量に蓄積された負電荷が放電される
と共に正電荷が蓄積されてＨｉｇｈデータへ立ち上が
る。
【００２８】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２９】図１は、本発明の半導体記憶装置のデータ
書き込み方法を示す、ＳＲＡＭの要部の動作を示す動作
波形図である。なお、図１では、ＳＲＡＭの動作クロッ
クＣＬＫ、ビット線ＢＬ１、ワード線ＷＬ、及びメモリ
セルのノードＣ１、Ｃ２の波形をそれぞれ示している。
書き込み対象のメモリセルが異なれば対応するビット線
ＢＬ、及びワード線ＷＬにも同様の波形の信号を印加す
ればよい。
書き込み方法を示す、ＳＲＡＭの要部の動作を示す動作
波形図である。なお、図１では、ＳＲＡＭの動作クロッ
クＣＬＫ、ビット線ＢＬ１、ワード線ＷＬ、及びメモリ
セルのノードＣ１、Ｃ２の波形をそれぞれ示している。
書き込み対象のメモリセルが異なれば対応するビット線
ＢＬ、及びワード線ＷＬにも同様の波形の信号を印加す
ればよい。
【００３０】図１に示すように、本発明の半導体記憶装
置のデータ書き込み方法は、書き込み回路からビット線
に“Ｌｏｗ”を出力する場合に、接地電位（０[Ｖ]）よ
りも低い負電圧ＧＮＤＬを供給する方法である。また、
本発明の半導体記憶装置（ＳＲＡＭ）は、書き込み回路
に負電圧ＧＮＤＬを供給する不図示の降圧回路を備え、
書き込み回路が“Ｌｏｗ”の出力する場合に該負電圧Ｇ
ＮＤＬをビット線に供給する点が従来の構成と異なって
いる。その他の構成は図４に示した従来の半導体記憶装
置と同様の構成であるため、ここではメモリセル及びト
ランスファーゲートの構成の説明は省略する。また、以
下の説明では、メモリセルを構成するＭＯＳトランジス
タ、トランスファーゲート、ワード線、及びビット線の
符号を、図４に示した従来の回路と同じものを用いてい
る。
置のデータ書き込み方法は、書き込み回路からビット線
に“Ｌｏｗ”を出力する場合に、接地電位（０[Ｖ]）よ
りも低い負電圧ＧＮＤＬを供給する方法である。また、
本発明の半導体記憶装置（ＳＲＡＭ）は、書き込み回路
に負電圧ＧＮＤＬを供給する不図示の降圧回路を備え、
書き込み回路が“Ｌｏｗ”の出力する場合に該負電圧Ｇ
ＮＤＬをビット線に供給する点が従来の構成と異なって
いる。その他の構成は図４に示した従来の半導体記憶装
置と同様の構成であるため、ここではメモリセル及びト
ランスファーゲートの構成の説明は省略する。また、以
下の説明では、メモリセルを構成するＭＯＳトランジス
タ、トランスファーゲート、ワード線、及びビット線の
符号を、図４に示した従来の回路と同じものを用いてい
る。
【００３１】図１に示すように、本発明では、ＳＲＡＭ
のタイミングクロックＣＬＫが“Ｈｉｇｈ”になり書き
込み動作が開始されると、書き込み回路からビット線Ｂ
Ｌ１に負電圧ＧＮＤＬが出力される。
のタイミングクロックＣＬＫが“Ｈｉｇｈ”になり書き
込み動作が開始されると、書き込み回路からビット線Ｂ
Ｌ１に負電圧ＧＮＤＬが出力される。
【００３２】続いて、ワード線ＷＬに“Ｈｉｇｈ”が供
給されてデータを書き込むメモリセルが選択されると、
選択されたメモリセルのトランスファーゲートＱn31、
Ｑn32がそれぞれＯＮし、メモリセルのノードＣ１に
“Ｌｏｗ”データが入力される。
給されてデータを書き込むメモリセルが選択されると、
選択されたメモリセルのトランスファーゲートＱn31、
Ｑn32がそれぞれＯＮし、メモリセルのノードＣ１に
“Ｌｏｗ”データが入力される。
【００３３】このとき、書き込み回路からビット線ＢＬ
１に負電圧ＧＮＤＬが供給されているため、ビット線Ｂ
Ｌ１の配線抵抗による接地電位（０[Ｖ]）からの電位上
昇分が打ち消され、トランスファーゲートＱn31のソー
ス電位がほぼ０[Ｖ]（あるいは、０[Ｖ]以下）になる。
したがって、トランスファーゲートＱn31の電流駆動能
力が向上し、メモリセルのノードＣ１の電位が速やかに
“Ｌｏｗ”（接地電位：０[Ｖ]）に切り替わり、ノード
Ｃ２の電位も速やかに“Ｈｉｇｈ”（ＶDD）に切り替わ
る。よって、書き込み動作の不良の無いＳＲＡＭを得る
ことができる。
１に負電圧ＧＮＤＬが供給されているため、ビット線Ｂ
Ｌ１の配線抵抗による接地電位（０[Ｖ]）からの電位上
昇分が打ち消され、トランスファーゲートＱn31のソー
ス電位がほぼ０[Ｖ]（あるいは、０[Ｖ]以下）になる。
したがって、トランスファーゲートＱn31の電流駆動能
力が向上し、メモリセルのノードＣ１の電位が速やかに
“Ｌｏｗ”（接地電位：０[Ｖ]）に切り替わり、ノード
Ｃ２の電位も速やかに“Ｈｉｇｈ”（ＶDD）に切り替わ
る。よって、書き込み動作の不良の無いＳＲＡＭを得る
ことができる。
【００３４】また、負電圧ＧＮＤＬの値をトランスファ
ーゲートＱn31、Ｑn32のしきい値電圧がばらついても動
作不良を起こさない範囲の電圧に設定すれば、ＳＲＡＭ
の製造時の歩留まりを向上させることができる。但し、
ビット線に印加する負電圧ＧＮＤＬの最大値は、トラン
スファーゲートＱn31、Ｑn32の寄生ダイオードがオンし
ない電圧（ＰＮ接合に対する順方向電圧＝約０．５[Ｖ]
以下）であることが望ましい。このように負電圧ＧＮＤ
Ｌの値をＰＮ接合に対する順方向電圧以下に設定すれ
ば、ＳＲＡＭの構造や製造プロセスを変えて何らかの対
策を施さなくてもビット線に負電圧ＧＮＤＬを印加する
ことができる。
ーゲートＱn31、Ｑn32のしきい値電圧がばらついても動
作不良を起こさない範囲の電圧に設定すれば、ＳＲＡＭ
の製造時の歩留まりを向上させることができる。但し、
ビット線に印加する負電圧ＧＮＤＬの最大値は、トラン
スファーゲートＱn31、Ｑn32の寄生ダイオードがオンし
ない電圧（ＰＮ接合に対する順方向電圧＝約０．５[Ｖ]
以下）であることが望ましい。このように負電圧ＧＮＤ
Ｌの値をＰＮ接合に対する順方向電圧以下に設定すれ
ば、ＳＲＡＭの構造や製造プロセスを変えて何らかの対
策を施さなくてもビット線に負電圧ＧＮＤＬを印加する
ことができる。
【００３５】ところで、トランスファーゲートＱn31、
Ｑn32の電流駆動能力を向上させることにのみ注目した
場合、本発明のように書き込み回路からビット線ＢＬに
負電圧ＧＮＤＬを供給するだけでなく、不図示のワード
線ドライバからワード線ＷＬに電源電圧ＶDDよりも高い
昇圧電圧を印加する方法も考えられる。
Ｑn32の電流駆動能力を向上させることにのみ注目した
場合、本発明のように書き込み回路からビット線ＢＬに
負電圧ＧＮＤＬを供給するだけでなく、不図示のワード
線ドライバからワード線ＷＬに電源電圧ＶDDよりも高い
昇圧電圧を印加する方法も考えられる。
【００３６】しかしながら、ワード線ＷＬに昇圧電圧を
印加する方法では、選択されたワード線ＷＬに接続され
る全てのトランスファーゲートで、電源電圧ＶDDよりも
高い昇圧電圧が印加されることによるストレスがかかっ
てしまう。本発明のようにビット線ＢＬに負電圧ＧＮＤ
Ｌを印加する方法でも、ビット線に接続されたトランス
ファーゲートに同様のストレスがかかってしまう。しか
しながら、本発明では書き込み対象となるビットのトラ
ンスファーゲートにのみストレスがかかるため、ワード
線ＷＬに昇圧電圧を印加する方法に比べてストレスをか
ける素子数が少なくて済む。したがって、ワード線ＷＬ
に昇圧電圧を印加する方法に比べてＳＲＡＭの寿命の低
下を防止することができる。
印加する方法では、選択されたワード線ＷＬに接続され
る全てのトランスファーゲートで、電源電圧ＶDDよりも
高い昇圧電圧が印加されることによるストレスがかかっ
てしまう。本発明のようにビット線ＢＬに負電圧ＧＮＤ
Ｌを印加する方法でも、ビット線に接続されたトランス
ファーゲートに同様のストレスがかかってしまう。しか
しながら、本発明では書き込み対象となるビットのトラ
ンスファーゲートにのみストレスがかかるため、ワード
線ＷＬに昇圧電圧を印加する方法に比べてストレスをか
ける素子数が少なくて済む。したがって、ワード線ＷＬ
に昇圧電圧を印加する方法に比べてＳＲＡＭの寿命の低
下を防止することができる。
【００３７】また、ワード線に昇圧電圧を印加する方法
では、各ワード線毎に昇圧電圧を印加するための昇圧回
路を設ける必要がある。本発明のようにビット線に負電
圧を印加する方法では、例えば、８個のメモリセル毎に
負電圧ＧＮＤＬを供給する降圧回路を設けるだけで済む
ため、少ない回路面積でトランスファーゲートの電流駆
動能力を向上させることができるという効果がある。
では、各ワード線毎に昇圧電圧を印加するための昇圧回
路を設ける必要がある。本発明のようにビット線に負電
圧を印加する方法では、例えば、８個のメモリセル毎に
負電圧ＧＮＤＬを供給する降圧回路を設けるだけで済む
ため、少ない回路面積でトランスファーゲートの電流駆
動能力を向上させることができるという効果がある。
【００３８】次に、本発明の半導体記憶装置が備える書
き込み回路について図面を参照して説明する。
き込み回路について図面を参照して説明する。
【００３９】図２は本発明の半導体記憶装置が有する降
圧回路及び書き込み回路の一構成例を示す回路図であ
る。
圧回路及び書き込み回路の一構成例を示す回路図であ
る。
【００４０】図２に示すように、負電圧ＧＮＤＬを生成
する本発明の半導体記憶装置が有する降圧回路４１1、
４１2は、ビット線に対応して設けられたインバータ
（パルス出力回路）４５1、４５2と、インバータ４
５1、４５2の出力に直列に接続された降圧用キャパシタ
ＣX0、ＣX1とを有する構成である。
する本発明の半導体記憶装置が有する降圧回路４１1、
４１2は、ビット線に対応して設けられたインバータ
（パルス出力回路）４５1、４５2と、インバータ４
５1、４５2の出力に直列に接続された降圧用キャパシタ
ＣX0、ＣX1とを有する構成である。
【００４１】一方、本発明の半導体記憶装置が有する書
き込み回路４２は、ビット線ＢＬを接地電位ＧＮＤに接
続するＮＭＯＳトランジスタＱn41、Ｑn42を有する構成
である。
き込み回路４２は、ビット線ＢＬを接地電位ＧＮＤに接
続するＮＭＯＳトランジスタＱn41、Ｑn42を有する構成
である。
【００４２】また、本発明の半導体記憶装置は、ビット
線ＢＬに対する出力を“Ｌｏｗ”から“Ｈｉｇｈ”へ切
替える時にビット線ＢＬに電源電圧ＶDDを供給するプリ
チャージ回路４３を備えている。
線ＢＬに対する出力を“Ｌｏｗ”から“Ｈｉｇｈ”へ切
替える時にビット線ＢＬに電源電圧ＶDDを供給するプリ
チャージ回路４３を備えている。
【００４３】プリチャージ回路４３は、２つのビット線
間にソース・ドレインが接続されたＰＭＯＳトランジス
タＱp41と、ＰＭＯＳトランジスタＱp41とゲートどうし
が共通に接続され、一方のビット線と電源電圧ＶDD間に
ソース・ドレインが接続されたＰＭＯＳトランジスタＱ
p42と、ＰＭＯＳトランジスタＱp41とゲートどうしが共
通に接続され、他方のビット線と電源電圧ＶDD間にソー
ス・ドレインが接続されたＰＭＯＳトランジスタＱp43
とを有する構成である。
間にソース・ドレインが接続されたＰＭＯＳトランジス
タＱp41と、ＰＭＯＳトランジスタＱp41とゲートどうし
が共通に接続され、一方のビット線と電源電圧ＶDD間に
ソース・ドレインが接続されたＰＭＯＳトランジスタＱ
p42と、ＰＭＯＳトランジスタＱp41とゲートどうしが共
通に接続され、他方のビット線と電源電圧ＶDD間にソー
ス・ドレインが接続されたＰＭＯＳトランジスタＱp43
とを有する構成である。
【００４４】書き込み回路４２からビット線ＢＬに出力
された“Ｈｉｇｈ”または“Ｌｏｗ”の信号は、複数の
トランスファーゲートから成るＹセレクタ部４４を介し
てメモリセルにそれぞれ供給される。
された“Ｈｉｇｈ”または“Ｌｏｗ”の信号は、複数の
トランスファーゲートから成るＹセレクタ部４４を介し
てメモリセルにそれぞれ供給される。
【００４５】次に、図２に示した降圧回路及び書き込み
回路の動作について図３を用いて説明する。図３は図２
に示した降圧回路及び書き込み回路の動作を示す動作波
形図である。なお、図３ではビット線ＢＬ０に負電圧Ｇ
ＮＤＬが印加される場合の動作を示している。他のビッ
ト線に負電圧ＧＮＤＬを印加する場合も対応する降圧回
路４１、書き込み回路４２及びプリチャージ回路４３が
それぞれ同様に動作する。
回路の動作について図３を用いて説明する。図３は図２
に示した降圧回路及び書き込み回路の動作を示す動作波
形図である。なお、図３ではビット線ＢＬ０に負電圧Ｇ
ＮＤＬが印加される場合の動作を示している。他のビッ
ト線に負電圧ＧＮＤＬを印加する場合も対応する降圧回
路４１、書き込み回路４２及びプリチャージ回路４３が
それぞれ同様に動作する。
【００４６】図３に示すように、書き込み（Write）動
作期間において、ＳＲＡＭを動作させるためのタイミン
グクロックＣＬＫが“Ｈｉｇｈ”に反転し、Ｙセレクタ
部４４の対応するトランスファーゲートがＯＮし、書き
込み回路４２のＮＭＯＳトランジスタＱn41のゲート
（ノードＡ２）が“Ｈｉｇｈ”に切り替わると、ビット
線ＢＬ０に“Ｌｏｗ”が出力される。
作期間において、ＳＲＡＭを動作させるためのタイミン
グクロックＣＬＫが“Ｈｉｇｈ”に反転し、Ｙセレクタ
部４４の対応するトランスファーゲートがＯＮし、書き
込み回路４２のＮＭＯＳトランジスタＱn41のゲート
（ノードＡ２）が“Ｈｉｇｈ”に切り替わると、ビット
線ＢＬ０に“Ｌｏｗ”が出力される。
【００４７】続いて、ＮＭＯＳトランジスタＱn41のゲ
ート（ノードＡ２）が“Ｌｏｗ”に切り替わると、ＮＭ
ＯＳトランジスタＱn41がＯＦＦしてビット線ＢＬ０が
フローティング状態となる。この状態で、降圧回路４１
1のインバータ４５1の出力（ノードＡ１）が“Ｌｏｗ”
に反転すると、降圧用キャパシタＣX0によるカップリン
グによってビット線ＢＬ０の電位が負電圧ＧＮＤＬまで
低下する。
ート（ノードＡ２）が“Ｌｏｗ”に切り替わると、ＮＭ
ＯＳトランジスタＱn41がＯＦＦしてビット線ＢＬ０が
フローティング状態となる。この状態で、降圧回路４１
1のインバータ４５1の出力（ノードＡ１）が“Ｌｏｗ”
に反転すると、降圧用キャパシタＣX0によるカップリン
グによってビット線ＢＬ０の電位が負電圧ＧＮＤＬまで
低下する。
【００４８】次に、プリチャージ期間において、タイミ
ングクロックＣＬＫが“Ｈｉｇｈ”に反転すると、プリ
チャージ回路４３の入力（ノードＡ３）が“Ｌｏｗ”に
切り換わり、ＰＭＯＳトランジスタＱp41〜Ｑp43がそれ
ぞれＯＮして、ビット線ＢＬ０に電源電圧ＶDDが印加さ
れる。
ングクロックＣＬＫが“Ｈｉｇｈ”に反転すると、プリ
チャージ回路４３の入力（ノードＡ３）が“Ｌｏｗ”に
切り換わり、ＰＭＯＳトランジスタＱp41〜Ｑp43がそれ
ぞれＯＮして、ビット線ＢＬ０に電源電圧ＶDDが印加さ
れる。
【００４９】このように、プリチャージ回路４３により
次の動作に間に合うようにビット線ＢＬ０、ＢＬ１に電
源電圧ＶDDを供給することで、ビット線容量ＣL0に蓄積
された負電荷が放電されると共に正電荷が蓄積される。
次の動作に間に合うようにビット線ＢＬ０、ＢＬ１に電
源電圧ＶDDを供給することで、ビット線容量ＣL0に蓄積
された負電荷が放電されると共に正電荷が蓄積される。
【００５０】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００５１】メモリセルへのデータ書き込み動作時に、
Ｌｏｗデータを書き込むビット線に対して接地電位より
も低い負電圧を供給することで、ビット線の配線抵抗等
による接地電位からの電位上昇分が打ち消される。した
がって、メモリセルにＬｏｗデータを供給するトランス
ファーゲートの電流駆動能力が向上し、メモリセルのセ
ル反転時間が短縮されて書き込み動作の不良の無い半導
体記憶装置を得ることができる。
Ｌｏｗデータを書き込むビット線に対して接地電位より
も低い負電圧を供給することで、ビット線の配線抵抗等
による接地電位からの電位上昇分が打ち消される。した
がって、メモリセルにＬｏｗデータを供給するトランス
ファーゲートの電流駆動能力が向上し、メモリセルのセ
ル反転時間が短縮されて書き込み動作の不良の無い半導
体記憶装置を得ることができる。
【００５２】また、負電圧の値をトランスファーゲート
のしきい値電圧がばらついても動作不良を起こさない範
囲の電圧に設定すれば、半導体記憶装置の製造時の歩留
まりを向上させることができる。特に、負電圧をＰＮ接
合に対する順方向電圧以下に設定することで、ＳＲＡＭ
の構造や製造プロセスを変えて何らかの対策を施さなく
てもビット線に負電圧を印加することができる。
のしきい値電圧がばらついても動作不良を起こさない範
囲の電圧に設定すれば、半導体記憶装置の製造時の歩留
まりを向上させることができる。特に、負電圧をＰＮ接
合に対する順方向電圧以下に設定することで、ＳＲＡＭ
の構造や製造プロセスを変えて何らかの対策を施さなく
てもビット線に負電圧を印加することができる。
【００５３】また、メモリセルへのデータ書き込み動作
の終了後、負電圧が供給されたビット線に電源電圧を所
定の時間印加することで、ビット線容量に蓄積された負
電荷が放電されると共に正電荷が蓄積される。
の終了後、負電圧が供給されたビット線に電源電圧を所
定の時間印加することで、ビット線容量に蓄積された負
電荷が放電されると共に正電荷が蓄積される。
【図１】本発明の半導体記憶装置のデータ書き込み方法
を示す、ＳＲＡＭの要部の動作を示す動作波形図であ
る。
を示す、ＳＲＡＭの要部の動作を示す動作波形図であ
る。
【図２】本発明の半導体記憶装置が有する降圧回路及び
書き込み回路の一構成例を示す回路図である。
書き込み回路の一構成例を示す回路図である。
【図３】図２に示した降圧回路及び書き込み回路の動作
を示す動作波形図である。
を示す動作波形図である。
【図４】従来のＳＲＡＭの構成を示す回路図である。
【図５】図４に示したＳＲＡＭの動作を示す動作波形図
である。
である。
【図６】図４に示したＳＲＡＭのメモリセルに対する書
き込み特性を示す図であり、トランジスタのしきい値電
圧のばらつきが無い場合の様子を示すグラフである。
き込み特性を示す図であり、トランジスタのしきい値電
圧のばらつきが無い場合の様子を示すグラフである。
【図７】図４に示したＳＲＡＭのメモリセルに対する書
き込み特性を示す図であり、トランジスタのしきい値電
圧のばらつきが６σである場合の様子を示すグラフであ
る。
き込み特性を示す図であり、トランジスタのしきい値電
圧のばらつきが６σである場合の様子を示すグラフであ
る。
１０ ＳＲＡＭ ２０ メモリセル ２１ 第１のインバータ ２２ 第２のインバータ ３０、４２ 書き込み回路 ４１1、４１2 降圧回路 ４３ プリチャージ回路 ４４ Ｙセレクタ部 ４５1、４５2 インバータ ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３ ビット線 ＣX0、ＣX1 降圧用キャパシタ Ｑn1、Ｑn2、Ｑn41、Ｑn42 ＮＭＯＳトランジスタ Ｑn31、Ｑn32 トランスファーゲート Ｑp1、Ｑp2、Ｑp41、Ｑp42、Ｑp43 ＰＭＯＳトラン
ジスタ ＷＬ ワード線
ジスタ ＷＬ ワード線
Claims (9)
- 【請求項１】 所定の電源電圧及び接地電位が供給さ
れ、前記電源電圧であるＨｉｇｈデータ及び前記接地電
位であるＬｏｗデータをそれぞれメモリセルで保持する
半導体記憶装置のデータ書き込み方法であって、 前記接地電位よりも低い所定の負電圧を生成し、 前記メモリセルへのデータ書き込み動作時に、前記Ｌｏ
ｗデータを書き込むビット線に対して前記負電圧を供給
する半導体記憶装置のデータ書き込み方法。 - 【請求項２】 前記メモリセルへのデータ書き込み動作
の終了後、 前記メモリセルに前記Ｌｏｗデータを供給するトランス
ファーゲートを閉じてから、前記負電圧が供給されたビ
ット線に前記電源電圧を所定の時間印加する請求項１記
載の半導体記憶装置のデータ書き込み方法。 - 【請求項３】 前記負電圧は、ＰＮ接合に対する順方向
電圧以下である請求項１または２記載の半導体記憶装置
のデータ書き込み方法。 - 【請求項４】 前記半導体記憶装置は、ＳＲＡＭである
請求項１乃至３のいずれか１項記載の半導体記憶装置の
データ書き込み方法。 - 【請求項５】 所定の電源電圧及び接地電位が供給さ
れ、前記電源電圧であるＨｉｇｈデータ及び前記接地電
位であるＬｏｗデータをそれぞれメモリセルで保持する
半導体記憶装置であって、 前記接地電位よりも低い所定の負電圧を生成する降圧回
路と、 前記メモリセルへのデータ書き込み動作時に、前記Ｌｏ
ｗデータを書き込むビット線に対して、前記降圧回路で
生成された負電圧を供給する書き込み回路と、を有する
半導体記憶装置。 - 【請求項６】 前記メモリセルへのデータ書き込み動作
の終了後、前記メモリセルに前記Ｌｏｗデータを供給す
るトランスファーゲートを閉じてから、前記負電圧が供
給されたビット線に前記電源電圧を所定の時間印加する
ためのプリチャージ回路を有する請求項５記載の半導体
記憶装置。 - 【請求項７】 前記降圧回路は、 前記メモリセルへのデータ書き込み動作時に前記接地電
位を出力するパルス出力回路と、 前記パルス出力回路の出力に直列に接続された降圧用キ
ャパシタと、を有する請求項５記載の半導体記憶装置。 - 【請求項８】 前記負電圧は、ＰＮ接合に対する順方向
電圧以下である請求項５乃至７のいずれか１項記載の半
導体記憶装置。 - 【請求項９】 前記半導体記憶装置は、ＳＲＡＭである
請求項５乃至８のいずれか１項記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001103485A JP2002298586A (ja) | 2001-04-02 | 2001-04-02 | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 |
| EP20020007180 EP1248262A1 (en) | 2001-04-02 | 2002-03-28 | Method for writing data into a semiconductor memory device and semiconductor memory therefor |
| US10/113,192 US6671201B2 (en) | 2001-04-02 | 2002-04-01 | Method for writing data into a semiconductor memory device and semiconductor memory therefor |
| KR1020020017966A KR20030009096A (ko) | 2001-04-02 | 2002-04-02 | 반도체 메모리 장치에 데이터를 기록하기 위한 방법 및반도체 메모리 장치 |
| TW091106679A TW556218B (en) | 2001-04-02 | 2002-04-02 | Method for writing data into a semiconductor memory device and semiconductor memory therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001103485A JP2002298586A (ja) | 2001-04-02 | 2001-04-02 | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002298586A true JP2002298586A (ja) | 2002-10-11 |
Family
ID=18956540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001103485A Pending JP2002298586A (ja) | 2001-04-02 | 2001-04-02 | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6671201B2 (ja) |
| EP (1) | EP1248262A1 (ja) |
| JP (1) | JP2002298586A (ja) |
| KR (1) | KR20030009096A (ja) |
| TW (1) | TW556218B (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006323950A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2009151847A (ja) * | 2007-12-19 | 2009-07-09 | Panasonic Corp | 半導体記憶装置 |
| JP2009295246A (ja) * | 2008-06-06 | 2009-12-17 | Renesas Technology Corp | 半導体記憶装置 |
| JP2010529583A (ja) * | 2007-05-31 | 2010-08-26 | クゥアルコム・インコーポレイテッド | 改善されたタイミングマージンのための遅延トラッキングを有するメモリデバイス |
| JP2010218617A (ja) * | 2009-03-16 | 2010-09-30 | Toshiba Corp | 半導体記憶装置 |
| WO2010125718A1 (ja) * | 2009-04-28 | 2010-11-04 | パナソニック株式会社 | 半導体記憶装置 |
| JP2012516522A (ja) * | 2009-01-29 | 2012-07-19 | フリースケール セミコンダクター インコーポレイテッド | 負電圧書き込み支援回路を有するメモリ及びその方法 |
| US8400848B2 (en) | 2010-09-24 | 2013-03-19 | Kabushiki Kaisha Toshiba | Bit line negative potential circuit and semiconductor storage device |
| JP2013143162A (ja) * | 2012-01-10 | 2013-07-22 | Fujitsu Semiconductor Ltd | 半導体記憶装置及びその書き込み方法 |
| US8842464B2 (en) | 2010-07-23 | 2014-09-23 | Samsung Electronics Co., Ltd. | Static random access memory device including negative voltage level shifter |
| US8934313B2 (en) | 2011-02-15 | 2015-01-13 | Samsung Electronics Co., Ltd. | Negative voltage generator and semiconductor memory device |
| EP2937865A1 (en) | 2014-03-25 | 2015-10-28 | Renesas Electronics Corporation | Semiconductor storage device |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002298586A (ja) * | 2001-04-02 | 2002-10-11 | Nec Corp | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 |
| US7313041B1 (en) * | 2003-06-23 | 2007-12-25 | Cypress Semiconductor Corporation | Sense amplifier circuit and method |
| US7616513B1 (en) | 2004-10-29 | 2009-11-10 | Cypress Semiconductor Corporation | Memory device, current sense amplifier, and method of operating the same |
| US7180818B2 (en) * | 2004-11-22 | 2007-02-20 | International Business Machines Corporation | High performance register file with bootstrapped storage supply and method of reading data therefrom |
| US7099203B1 (en) * | 2005-02-11 | 2006-08-29 | International Business Machines Corporation | Circuit and method for writing a binary value to a memory cell |
| US7956641B1 (en) | 2005-04-28 | 2011-06-07 | Cypress Semiconductor Corporation | Low voltage interface circuit |
| US20070081379A1 (en) * | 2005-09-23 | 2007-04-12 | Texas Instruments, Inc. | Write assist for latch and memory circuits |
| JP5072274B2 (ja) | 2005-09-29 | 2012-11-14 | エスケーハイニックス株式会社 | メモリ装置の書き込み回路 |
| EP1780727B1 (en) * | 2005-10-26 | 2008-12-31 | Infineon Technologies AG | Memory device with improved writing capabilities |
| US7379354B2 (en) * | 2006-05-16 | 2008-05-27 | Texas Instruments Incorporated | Methods and apparatus to provide voltage control for SRAM write assist circuits |
| US7468903B2 (en) * | 2006-11-13 | 2008-12-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Circuits for improving read and write margins in multi-port SRAMS |
| US7710796B2 (en) * | 2007-11-06 | 2010-05-04 | International Business Machines Corporation | Level shifter for boosting wordline voltage and memory cell performance |
| US8233342B2 (en) * | 2008-03-14 | 2012-07-31 | International Business Machines Corporation | Apparatus and method for implementing write assist for static random access memory arrays |
| US7800959B2 (en) * | 2008-09-19 | 2010-09-21 | Freescale Semiconductor, Inc. | Memory having self-timed bit line boost circuit and method therefor |
| JP4960419B2 (ja) * | 2009-09-18 | 2012-06-27 | 株式会社東芝 | 半導体記憶装置及び半導体装置 |
| US8295099B1 (en) * | 2010-05-28 | 2012-10-23 | Xilinx, Inc. | Dual port memory with write assist |
| US9374072B2 (en) | 2012-12-06 | 2016-06-21 | Arm Limited | Post fabrication tuning of an integrated circuit |
| US9460778B2 (en) * | 2013-08-15 | 2016-10-04 | Samsung Electronics Co., Ltd. | Static random access memory with bitline boost |
| US9142266B2 (en) | 2013-11-19 | 2015-09-22 | Arm Limited | Memory circuitry using write assist voltage boost |
| CN106558336B (zh) * | 2015-09-30 | 2020-05-26 | 展讯通信（上海）有限公司 | 用于sram电路的负电压位线补偿电路及其工作方法 |
| US10199092B2 (en) * | 2016-06-21 | 2019-02-05 | Arm Limited | Boost circuit for memory |
| US9761304B1 (en) | 2016-09-27 | 2017-09-12 | International Business Machines Corporation | Write-bitline control in multicore SRAM arrays |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0863972A (ja) * | 1994-08-18 | 1996-03-08 | Kawasaki Steel Corp | 半導体記憶装置 |
| JPH0973785A (ja) * | 1995-09-01 | 1997-03-18 | Hitachi Ltd | 半導体装置 |
| WO1998029875A1 (en) * | 1996-12-31 | 1998-07-09 | Intel Corporation | A method and apparatus for bit cell ground choking for improved memory write margin |
| JPH10340581A (ja) * | 1997-06-06 | 1998-12-22 | Toshiba Corp | 半導体集積回路装置 |
| JPH11232873A (ja) * | 1998-02-06 | 1999-08-27 | Nec Corp | 半導体記憶装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4193128A (en) * | 1978-05-31 | 1980-03-11 | Westinghouse Electric Corp. | High-density memory with non-volatile storage array |
| US4623989A (en) * | 1983-08-31 | 1986-11-18 | Texas Instruments Incorporated | Memory with p-channel cell access transistors |
| JPS63293788A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体記憶装置 |
| JPH05159581A (ja) * | 1991-12-09 | 1993-06-25 | Oki Electric Ind Co Ltd | ランダムアクセスメモリの書込み回路 |
| JPH065081A (ja) * | 1992-06-19 | 1994-01-14 | Hitachi Ltd | スタティック型ｒａｍ |
| KR0147712B1 (ko) * | 1995-06-30 | 1998-11-02 | 김주용 | 에스램의 저전압 동작용 비트 라인 회로 |
| TW373175B (en) * | 1995-10-31 | 1999-11-01 | Matsushita Electric Mfg Corp | Data maintaining circuit |
| DE19632780A1 (de) * | 1996-08-15 | 1998-02-19 | Ibm | Verbesserter Restore für Speicherzellen mittels negativer Bitline-Selektion |
| US5774411A (en) * | 1996-09-12 | 1998-06-30 | International Business Machines Corporation | Methods to enhance SOI SRAM cell stability |
| JPH1145579A (ja) | 1997-07-25 | 1999-02-16 | Sanyo Electric Co Ltd | 半導体記憶装置のデータ書き込み方法 |
| JP2002298586A (ja) * | 2001-04-02 | 2002-10-11 | Nec Corp | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 |
-
2001
- 2001-04-02 JP JP2001103485A patent/JP2002298586A/ja active Pending
-
2002
- 2002-03-28 EP EP20020007180 patent/EP1248262A1/en not_active Withdrawn
- 2002-04-01 US US10/113,192 patent/US6671201B2/en not_active Expired - Lifetime
- 2002-04-02 KR KR1020020017966A patent/KR20030009096A/ko active IP Right Grant
- 2002-04-02 TW TW091106679A patent/TW556218B/zh active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0863972A (ja) * | 1994-08-18 | 1996-03-08 | Kawasaki Steel Corp | 半導体記憶装置 |
| JPH0973785A (ja) * | 1995-09-01 | 1997-03-18 | Hitachi Ltd | 半導体装置 |
| WO1998029875A1 (en) * | 1996-12-31 | 1998-07-09 | Intel Corporation | A method and apparatus for bit cell ground choking for improved memory write margin |
| JP2001525098A (ja) * | 1996-12-31 | 2001-12-04 | インテル・コーポレーション | メモリ書込みマージンを改良するためにビットセル接地チョーキングを行う方法および装置 |
| JPH10340581A (ja) * | 1997-06-06 | 1998-12-22 | Toshiba Corp | 半導体集積回路装置 |
| JPH11232873A (ja) * | 1998-02-06 | 1999-08-27 | Nec Corp | 半導体記憶装置 |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006323950A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2010529583A (ja) * | 2007-05-31 | 2010-08-26 | クゥアルコム・インコーポレイテッド | 改善されたタイミングマージンのための遅延トラッキングを有するメモリデバイス |
| JP4579965B2 (ja) * | 2007-12-19 | 2010-11-10 | パナソニック株式会社 | 半導体記憶装置 |
| JP2009151847A (ja) * | 2007-12-19 | 2009-07-09 | Panasonic Corp | 半導体記憶装置 |
| JP2009295246A (ja) * | 2008-06-06 | 2009-12-17 | Renesas Technology Corp | 半導体記憶装置 |
| JP2012516522A (ja) * | 2009-01-29 | 2012-07-19 | フリースケール セミコンダクター インコーポレイテッド | 負電圧書き込み支援回路を有するメモリ及びその方法 |
| JP2010218617A (ja) * | 2009-03-16 | 2010-09-30 | Toshiba Corp | 半導体記憶装置 |
| US8072823B2 (en) | 2009-04-28 | 2011-12-06 | Panasonic Corporation | Semiconductor memory device |
| WO2010125718A1 (ja) * | 2009-04-28 | 2010-11-04 | パナソニック株式会社 | 半導体記憶装置 |
| US8842464B2 (en) | 2010-07-23 | 2014-09-23 | Samsung Electronics Co., Ltd. | Static random access memory device including negative voltage level shifter |
| US8400848B2 (en) | 2010-09-24 | 2013-03-19 | Kabushiki Kaisha Toshiba | Bit line negative potential circuit and semiconductor storage device |
| US8934313B2 (en) | 2011-02-15 | 2015-01-13 | Samsung Electronics Co., Ltd. | Negative voltage generator and semiconductor memory device |
| JP2013143162A (ja) * | 2012-01-10 | 2013-07-22 | Fujitsu Semiconductor Ltd | 半導体記憶装置及びその書き込み方法 |
| EP2937865A1 (en) | 2014-03-25 | 2015-10-28 | Renesas Electronics Corporation | Semiconductor storage device |
| US9349438B2 (en) | 2014-03-25 | 2016-05-24 | Renesas Electronics Corporation | Semiconductor storage device |
| US9548106B2 (en) | 2014-03-25 | 2017-01-17 | Renesas Electronics Corporation | Semiconductor storage device |
| EP3190590A1 (en) | 2014-03-25 | 2017-07-12 | Renesas Electronics Corporation | Semiconductor storage device |
| US9978445B2 (en) | 2014-03-25 | 2018-05-22 | Renesas Electronics Corporation | Semiconductor storage device |
| US10510400B2 (en) | 2014-03-25 | 2019-12-17 | Renesas Electronics Corporation | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1248262A1 (en) | 2002-10-09 |
| KR20030009096A (ko) | 2003-01-29 |
| US20030185043A1 (en) | 2003-10-02 |
| US6671201B2 (en) | 2003-12-30 |
| TW556218B (en) | 2003-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002298586A (ja) | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 | |
| JP4061121B2 (ja) | ワードライン放電方法及び半導体メモリ装置 | |
| US8009459B2 (en) | Circuit for high speed dynamic memory | |
| US8023351B2 (en) | Semiconductor memory device | |
| US6504783B2 (en) | Semiconductor device having early operation high voltage generator and high voltage supplying method therefor | |
| US8400848B2 (en) | Bit line negative potential circuit and semiconductor storage device | |
| JP2009070480A (ja) | 半導体記憶装置 | |
| JPH11219589A (ja) | スタティック型半導体記憶装置 | |
| JP6308218B2 (ja) | 半導体記憶装置 | |
| US7630273B2 (en) | Semiconductor integrated circuit | |
| US6990034B2 (en) | Static semiconductor memory device and method of controlling the same | |
| JP4260469B2 (ja) | 半導体記憶装置 | |
| JP2003288785A (ja) | 半導体記憶装置 | |
| JPH11185498A (ja) | スタティック型半導体記憶装置 | |
| KR100215535B1 (ko) | 반도체 기억 장치 | |
| JPH09185886A (ja) | データ保持回路 | |
| US6570799B1 (en) | Precharge and reference voltage technique for dynamic random access memories | |
| US7489581B2 (en) | Semiconductor memory | |
| US6898136B2 (en) | Semiconductor memory device, capable of reducing power consumption | |
| US8400850B2 (en) | Semiconductor storage device and its cell activation method | |
| US5777934A (en) | Semiconductor memory device with variable plate voltage generator | |
| JP2937719B2 (ja) | 半導体記憶装置 | |
| US7596040B2 (en) | Methods and apparatus for improved write characteristics in a low voltage SRAM | |
| KR100765439B1 (ko) | 이중 승압 셀 바이어스 기법을 이용한 스태틱 램 | |
| TWI699764B (zh) | 記憶體寫入裝置及方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041124 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041124 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060123 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080319 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20100701 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101005 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110222 |