JP2010218617A - 半導体記憶装置 - Google Patents

Abstract

【課題】データ線の容量によるデータ書き込み特性の悪化を防止し、低電圧で動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のワード線ＷＬと複数のビット線対ＢＬの各交差部に接続された複数のＳＲＡＭセルＣｅｌｌとを備えたメモリセルアレイ１と、ビット線対ＢＬと同様に形成されたレプリカビット線ＲＢＬと、接地電圧に向けて駆動されたビット線ＢＬｔを所定のタイミングで負電位に駆動するブートストラップ回路３と、レプリカビット線ＲＢＬを接地電圧に向けて駆動するレプリカ書き込みバッファ回路２とを備える。ブートストラップ回路３は、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎに基づいてビット線ＢＬｔを負電位に駆動するタイミングを制御する。ブートストラップ回路３は、レプリカビット線ＲＢＬの電位が所定の値となったタイミングでビット線ＢＬｔを負電位に駆動する。
【選択図】図１

Description

本発明は、半導体記憶装置に関するものであり、特に低電圧で動作するＳＲＡＭ（Static Random Access Memory）等の半導体記憶装置に関するものである。

携帯機器で使用されるＬＳＩは、バッテリーでの駆動時間を長くするため低消費電力化が要求されている。低消費電力化には電源電圧を下げることが効果的だが、近年のスケーリングの進展による素子の特性ばらつきの増加により、ＬＳＩ中で使用されるＳＲＡＭの動作マージンが減少しており、ＳＲＡＭの動作電圧を下げることが困難となっている。このＳＲＡＭの動作電圧によって、ＬＳＩの電源電圧が規定されるため、ＬＳＩ全体の電源電圧を下げられなくなっている。また、ＳＲＡＭを低い電源電圧で動作させると、ＳＲＡＭの書き込み特性が悪化する問題がある。

この問題に対処するため、書き込み動作時に、ＳＲＡＭセルに接続された２本のビット線の一方を負電位とする手法が提案されている（非特許文献１参照）。ブートストラップ回路を使用してビット線を負電位とすることにより、ＳＲＡＭセルのトランスファーＮＭＯＳトランジスタのゲート−ソース間電圧を上昇させることができるため、ＳＲＡＭの書き込み特性が改善する。

しかしながら、ブートストラップ回路を使用して書き込み時のビット線を負電位としようとすると、次のような問題が生じる。ブートストラップ回路でビット線を負電位にするタイミングや、ビット線に印加する負電位のレベルはビット線の容量等により変化する。ＬＳＩの内部ではワード線長、ビット線長の異なる多数のＳＲＡＭが使用されるが、ビット線長の異なるビット線は、それぞれビット線容量が異なる。そのため、ビット線を負電位にするタイミングや、ビット線に印加する負電位のレベルがばらついて、ＳＲＡＭへのデータ書き込み特性が悪化する虞がある。

K. Nii et al., "A 45-nm Single-port and Dual-port SRAM family with Robust Read/Write Stabilizing Circuitry under DVFS Environment", 2008 Symposium on VLSI Circuits Digest of Technical Papers, P212-213.

本発明は、データ線の容量によるデータ書き込み特性の悪化を防止し、低電圧で動作する半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、複数のワード線、これらワード線に交差する第１及び第２のビット線からなる複数のビット線対並びに前記複数のワード線と前記複数のビット線対の各交差部に接続された複数のメモリセルを備えたメモリセルアレイと、前記第１及び第２のビット線と同様に形成されたレプリカビット線と、前記メモリセルへのデータの書き込み動作の際、前記第１又は第２のビット線を接地電圧に向けて駆動する書き込みバッファ回路と、前記接地電圧に向けて駆動された前記第１又は第２のビット線を所定のタイミングで負電位に駆動するブートストラップ回路と、前記書き込みバッファ回路と略同様の駆動力で前記レプリカビット線を接地電圧に向けて駆動するレプリカ書き込みバッファ回路とを備え、前記ブートストラップ回路は、前記レプリカビット線の電位が所定の値となったタイミングで前記第１又は第２のビット線を負電位に駆動することを特徴とする。

本発明によれば、データ線の容量によるデータ書き込み特性の悪化を防止し、低電圧で動作する半導体記憶装置を提供することができる。

第１の実施の形態に係る半導体記憶装置の構成を示す回路図である。 第１の実施の形態に係る半導体記憶装置の６トランジスタ型メモリセルを示す回路図である。 半導体記憶装置の書き込み動作時のビット線電位の波形図である。 第１の実施の形態に係る半導体記憶装置の書き込み動作時の波形図である。 第１の実施の形態に係る半導体記憶装置のデータ線容量とビット線の電位の関係を示すグラフである。 第２の実施の形態に係る半導体記憶装置の構成を示す回路図である。 第２の実施の形態に係る半導体記憶装置のプロセス条件とビット線の電位の関係を示すグラフである。 第３の実施の形態に係る半導体記憶装置の構成を示す回路図である。 第４の実施の形態に係る半導体記憶装置の構成を示す回路図である。 第４の実施の形態に係る半導体記憶装置の電源電圧とビット線の電位の関係を示すグラフである。 第５の実施の形態に係る半導体記憶装置の構成を示すブロック図である。

以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示す回路図であり、図２は、図１に示すＳＲＡＭセルの詳細を示す回路図である。図１には、ＳＲＡＭセルに対する書き込み動作時において、ビット線の電圧を制御するために用いられる回路を示している。

［構成］
本実施の形態に係る半導体記憶装置は、メモリセルアレイ１と、このメモリセルアレイ１内のＳＲＡＭセルＣｅｌｌに接続されたビット線対ＢＬを選択駆動する書き込みバッファ回路４を備える。また、半導体記憶装置は、書き込み動作時にビット線対ＢＬに電圧を印加するタイミング及びビット線に印加する電圧の値を調整するためのレプリカ書き込みバッファ回路２とブートストラップ回路３とを備える。また、図１には図示していないが、半導体記憶装置は、ワード線を選択するロウデコーダや、これらの回路を制御するコントローラ等を備えていてもよい。

メモリセルアレイ１は、複数のワード線ＷＬと、ビット線ＢＬｔ、ＢＬｃからなる複数のビット線対ＢＬと、このワード線ＷＬとビット線対ＢＬの交差部に設けられた複数のＳＲＡＭセルＣｅｌｌとを備えている。ここで、ＳＲＡＭセルＣｅｌｌは、図２に示すような６トランジスタ型メモリセルである。すなわち、６トランジスタ型メモリセルは、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され、直列接続されたＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２を備えた第１のインバータＩＶ１と、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され、直列接続されたＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４を備えた第２のインバータＩＶ２とを有する。これらインバータＩＶ１、ＩＶ２の入力と出力は相互に接続されている。ビット線ＢＬｔと第１のインバータＩＶ１の出力端との間には、第１のトランスファトランジスタＱ５が接続され、ビット線ＢＬｃと第２のインバータＩＶ２の出力端との間には、第２のトランスファトランジスタＱ６が接続されている。第１及び第２のトランスファトランジスタＱ５、Ｑ６のゲート端子は、ワード線ＷＬに接続されている。なお、この６トランジスタ型メモリセルを用いた書き込み動作は、ビット線ＢＬｔ、ＢＬｃの双方で行われるが、読み出し動作については、ビット線ＢＬｔ、ＢＬｃのいずれか一方のみからなされるシングルエンド読み出しでも良い。また、本実施の形態のビット線ＢＬｔ、ＢＬｃはそれぞれビット線容量Ｃ＿ｂｌを有するものとする。

図１に示すように、本実施の形態に係る半導体記憶装置は、ビット線対ＢＬと略同一の長さのレプリカビット線ＲＢＬが、２本配設されている。ビット線対ＢＬ及びレプリカビット線ＲＢＬは、ＰＭＯＳトランジスタＱ１８〜Ｑ２１を介して、それぞれビット線対ＢＬ及びレプリカビット線ＲＢＬをプリチャージするための電源線ＶＤＤに接続されている。また、レプリカビット線ＲＢＬは、ＮＭＯＳトランジスタＱ８、Ｑ９を介してレプリカ書き込みバッファ回路２に接続されている。ここで、本実施の形態のレプリカビット線ＲＢＬは、ビット線対ＢＬと同一の長さであり、且つ２本配設されているため、レプリカビット線ＲＢＬ全体としては、ビット線ＢＬｔ又はビット線ＢＬｃの２倍の容量を有する。

レプリカ書き込みバッファ回路２は、ＮＡＮＤゲートＧ１、ＮＯＲゲートＧ２及びＮＭＯＳトランジスタＱ７を有する。ゲートＧ１には書き込みイネーブル信号ＷＥが入力され、ゲートＧ１の出力端子がゲートＧ２を介してトランジスタＱ７のゲート端子に接続される。レプリカビット線ＲＢＬは、このトランジスタＱ７を介して接地線ＶＳＳに接続されている。このレプリカ書き込みバッファ回路２は、書き込みイネーブル信号ＷＥに基づいて、プリチャージされたレプリカビット線ＲＢＬを接地電圧まで駆動する機能を有する。

また、レプリカビット線ＲＢＬには、複数個のインバータＩＶ３〜ＩＶ５が直列に接続されている。レプリカビット線ＲＢＬの電位はインバータＩＶ３〜ＩＶ５を介して、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎとして出力される。ここで、インバータＩＶ３〜ＩＶ５の回路しきい値は、電源電圧ＶＤＤの略半分程度の電圧値に設定されているものとする。すなわち、インバータＩＶ３〜ＩＶ５は、レプリカビット線ＲＢＬの電圧がプリチャージされた電圧ＶＤＤから電圧ＶＤＤ／２程度まで低下すると、出力信号であるブーストイネーブル信号ｂｏｏｓｔ＿ｅｎを“Ｌ”から“Ｈ”に反転させる機能を有する。インバータＩＶ５の出力端子が、インバータＩＶ６を介してブートストラップ回路３及び書き込みバッファ回路４に接続される。

ブートストラップ回路３は、インバータＩＶ７〜ＩＶ１０、トランジスタＱ１０〜Ｑ１３及びブートストラップ用のキャパシタＣ＿ｂｏｏｓｔを有する。インバータＩＶ６の出力端子は、インバータＩＶ７〜ＩＶ８を介してキャパシタＣ＿ｂｏｏｓｔの一端側のノードａに接続される。ここでキャパシタＣ＿ｂｏｏｓｔの他端側をノードｎとする。ノードａとノードｎとの間にはキャパシタＣ＿ｂｏｏｓｔと並列にＰＭＯＳトランジスタＱ１０及びＮＭＯＳトランジスタＱ１１が接続されている。トランジスタＱ１０のゲート端子には、インバータＩＶ９、ＩＶ１０を介して書き込みイネーブル信号ＷＥが入力され、トランジスタＱ１１のゲート端子には、インバータＩＶ９を介して書き込みイネーブル信号ＷＥが入力される。また、ノードｎは、ノードｎを放電するためのＮＭＯＳトランジスタＱ１２、Ｑ１３を介して接地線ＶＳＳに接続されている。トランジスタＱ１２のゲート端子には、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎがインバータＩＶ６を介して入力され、トランジスタＱ１３のゲート端子には、インバータＩＶ９、ＩＶ１０を介して書き込みイネーブル信号ＷＥが入力される。このブートストラップ回路３は、後に詳述するように、書き込み動作実行時にノードｎの電位を負電位にし、そのノードｎの負電位を書き込みバッファ回路４を介してビット線対ＢＬに印加して、ビット線ＢＬｔ又はＢＬｃの一方を負電位に駆動する機能を有する。

書き込みバッファ回路４は、インバータＩＶ１１、ＮＭＯＳトランジスタＱ１４〜Ｑ１７、ＮＡＮＤゲートＧ３、Ｇ４及びＮＯＲゲートＧ５〜Ｇ８を有する。ＮＡＮＤゲートＧ３には書き込みイネーブル信号ＷＥ及びデータ信号ＤＩが入力され、ＮＡＮＤゲートＧ４には書き込みイネーブル信号ＷＥ及びインバータＩＶ１１を介したデータ信号ＤＩが入力される。ゲートＧ３の出力端子は、ＮＯＲゲートＧ５、Ｇ６に接続され、ゲートＧ４の出力端子は、ＮＯＲゲートＧ７、Ｇ８に接続される。ゲートＧ５、Ｇ８の入力端子には、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎがインバータＩＶ６を介して入力され、ゲートＧ６、Ｇ７の入力端子にはブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが入力される。このゲートＧ５〜Ｇ８の出力端子がトランジスタＱ１４〜Ｑ１７のゲート端子にそれぞれ接続されている。

メモリセルアレイ１のビット線ＢＬｔ、ＢＬｃは、ＮＭＯＳトランジスタＱ２２、Ｑ２３を介して書き込みバッファ回路４に接続されている。トランジスタＱ２２、Ｑ２３は、ゲート端子に入力されるカラム選択信号ＣＳにより、導通・非導通が制御される。ビット線ＢＬｔ、ＢＬｃは、書き込みバッファ回路４のトランジスタＱ１５、Ｑ１６を介して接地線ＶＳＳに接続される。ビット線ＢＬｔ、ＢＬｃは、また、書き込みバッファ回路４のトランジスタＱ１４、Ｑ１７を介してブートストラップ回路３のノードｎに接続される。書き込みバッファ回路４は、書き込み動作開始とともに書き込みデータに応じてビット線対ＢＬの何れか一方を、０Ｖまで放電する機能を有する。ここで、レプリカ書き込みバッファ回路２及び書き込みバッファ回路４は、双方ともＮＭＯＳトランジスタを用いてレプリカビット線ＲＢＬ及びビット線対ＢＬを接地電圧に駆動する。このＮＭＯＳトランジスタは、同一のプロセスで形成することができ、レプリカビット線ＲＢＬ及びビット線対ＢＬの駆動力を略同一に揃えることができる。

本実施の形態のＳＲＡＭの動作を説明する前に、ビット線ＢＬの電位を負電位として、ＳＲＡＭセルＣｅｌｌへの書き込み動作を実行する際に生じ得る問題について、図３を参照して説明する。図３は、半導体記憶装置の書き込み動作時に負電位を印加するビット線電位の波形図である。

ＳＲＡＭセルＣｅｌｌにデータを書き込む際には、ワード線ＷＬを立ち上げてＳＲＡＭセルＣｅｌｌのトランスファトランジスタＱ５、Ｑ６を導通させる。これとともに、ビット線対ＢＬの一方を電源電圧ＶＤＤに、他方をブートストラップ回路を使用して負電位にしてＳＲＡＭセルＣｅｌｌのインバータＩＶ１、ＩＶ２にデータを入力する。

ブートストラップ回路を使用して書き込み時のビット線ＢＬを負電位にしようとする場合、次のような問題が生じ得る。ブートストラップ回路では、データ書き込み動作開始後（図３の時刻ｔ１後）、負電位とするビット線ＢＬが０Ｖまで到達したタイミング（図３に示す時間ｔ＿ｂｏｏｓｔ経過後の時刻ｔ２）でブートストラップ回路を活性化し、ビット線ＢＬに印加する負電位を生成する。この際、ビット線ＢＬの電位が下がりきっていないと、ビット線ＢＬを十分な負電位にすることができなくなる。ビット線ＢＬの電位が下がりきるまで十分な時間を確保する（時間ｔ＿ｂｏｏｓｔを長くする）と、書き込み動作全体の時間が長くなるという問題が生ずる。

また、メモリセルアレイ内のＳＲＡＭセルＣｅｌｌは、ワード線長、ビット線長がそれぞれ異なる。ビット線長の異なるビット線ＢＬはそれぞれビット線の容量が異なるため、ビット線ＢＬの電位が下がる時間が異なる。最もビット線長の長いビット線ＢＬの電位が下がる時間に合わせてブートストラップ回路の活性化タイミング（時刻ｔ２）を設定すると、ビット線長が短いＳＲＡＭセルＣｅｌｌにおいては、過大なタイミングマージンとなってしまう。

また、ブートストラップ回路により生成される負電位の電位レベルＶ＿ｂｏｏｓｔは、ビット線ＢＬの容量とブートストラップ回路内部の容量との比により決まる。ビット線長が変わるとビット線ＢＬの容量が変わるため、ブートストラップ回路で生成される負電位の電位レベルＶ＿ｂｏｏｓｔが変化してしまうという問題が生じる。仮に最もビット線長の長い構成のときに所望の負電位Ｖ＿ｂｏｏｓｔとなるようにブートストラップ回路を設計すると、ビット線長が短いときには、必要以上の負電位となってしまう。この場合、ビット線ＢＬの電位レベルが下がりすぎて、選択ＳＲＡＭセルと同一ビット線ＢＬに接続されワード線ＷＬが非選択のＳＲＡＭセルＣｅｌｌにおいて、トランスファトランジスタＱ５、Ｑ６のゲート−ソース間電圧がしきい値電圧を超え、保持しているデータが破壊される可能性がある。さらに、選択ＳＲＡＭセルへの書き込み動作において、トランスファトランジスタＱ５、Ｑ６にそれらの耐圧を超える電位がかかってしまう虞もある。

［動作］
次に、図１に示す本実施の形態のレプリカ書き込みバッファ回路２、ブートストラップ回路３及び書き込みバッファ回路４を用いたデータ書き込み動作について説明する。まず、書き込み動作に先立って、プリチャージ信号／ＰＣが“Ｌ”にされ、ＰＭＯＳトランジスタＱ１８〜Ｑ２１を介してビット線対ＢＬ及びレプリカビット線ＲＢＬが電源電圧ＶＤＤまでプリチャージされる。

書き込み動作開始時に、レプリカ書き込みバッファ回路２、ブートストラップ回路３及び書き込みバッファ回路４に入力される書き込みイネーブル信号ＷＥを同じタイミングで“Ｈ”にして、これらの回路を動作させる。また、選択ワード線ＷＬを“Ｈ”に立ちあげて、ＳＲＡＭセルＣｅｌｌのトランスファトランジスタＱ５、Ｑ６を導通状態にする。ここで、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎは、レプリカビット線ＲＢＬが電源電圧ＶＤＤまでプリチャージされているため、“Ｌ”である。

書き込みバッファ回路４には、書き込み動作時に書き込みイネーブル信号ＷＥ及びブーストイネーブル信号ｂｏｏｓｔ＿ｅｎに加えて書き込まれるデータに対応したデータ信号ＤＩが入力される。ここでは、データ信号ＤＩは“Ｈ”であるものとする。書き込みイネーブル信号ＷＥ及びデータ信号ＤＩが“Ｈ”のとき、ゲートＧ３の出力信号が“Ｌ”となる。ここで、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが“Ｌ”であるため、ゲートＧ６の出力信号が“Ｈ”となり、ビット線ＢＬｔがトランジスタＱ１５を介して０Ｖまで放電される。一方、ゲートＧ４の出力信号は“Ｈ”であり、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎの状態に関らずゲートＧ７、Ｇ８の出力信号は“Ｌ”となる。これにより、トランジスタＱ１６、Ｑ１７は導通せず、ビット線ＢＬｃはプリチャージされた電圧ＶＤＤに保持される。

ブートストラップ回路３は、書き込み開始前はブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが“Ｌ”であり、インバータＩＶ６〜ＩＶ８を介したキャパシタＣ＿ｂｏｏｓｔの一端側のノードａは電圧ＶＤＤとなる。また、書き込みイネーブル信号ＷＥも“Ｌ”であり、他端側のノードｎもトランジスタＱ１０、Ｑ１１を介してノードａとショートされ、電圧ＶＤＤとなる。書き込みイネーブル信号ＷＥが“Ｈ”になり、書き込み動作が開始されると、トランジスタＱ１２、Ｑ１３が導通して、ノードｎが次第に放電される。ここで、トランジスタＱ１２、Ｑ１３は、書き込みバッファ回路４のトランジスタＱ１５、Ｑ１６や、レプリカ書き込みバッファ回路４のトランジスタＱ７よりも駆動力が小さくなるように設定されたキャパシタＣ＿ｂｏｏｓｔの放電回路として設けられている。

レプリカ書き込みバッファ回路２は、書き込みイネーブル信号ＷＥが“Ｈ”にされると、トランジスタＱ７を導通させて、レプリカビット線ＲＢＬの放電を開始する。レプリカビット線ＲＢＬの電圧が電圧ＶＤＤ／２程度まで放電されると、インバータＩＶ３〜ＩＶ５から出力されるブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが反転して“Ｈ”になる。ここで、上述のようにレプリカビット線ＲＢＬは、ビット線ＢＬｔのほぼ２倍の容量である。このレプリカビット線ＲＢＬがレプリカ書き込みバッファ回路２により電圧ＶＤＤ／２程度まで放電されるタイミングをモニターすることにより、ビット線長によらず、通常のビット線ＢＬｔがほぼ０Ｖまで放電されるタイミングをモニターすることが可能となる。

ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが“Ｌ”から“Ｈ”となると、書き込みバッファ回路４において、ゲートＧ６の出力信号が“Ｈ”から“Ｌ”となり、ゲートＧ５の出力信号が“Ｌ”から“Ｈ”となる。これにより、トランジスタＱ１５がオフ状態となり、かわりにブートストラップ回路３のノードｎに接続されたトランジスタＱ１４がオン状態となる。

また、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが“Ｌ”から“Ｈ”となると、ブートストラップ回路３において、ノードａの電位が電源電圧ＶＤＤから接地電圧０Ｖとなる。このとき、キャパシタＣ＿ｂｏｏｓｔの容量結合によりノードｎも電位が負方向に変化する。仮にノードｎが０Ｖまで放電されていたとすると、キャパシタＣ＿ｂｏｏｓｔの容量結合によりノードｎは電圧−ＶＤＤ程度まで下がる。その後、ビット線ＢＬｔの容量Ｃ＿ｂｌとブートストラップ回路３のキャパシタＣ＿ｂｏｏｓｔとの容量比に応じて電荷が再分配され、ビット線ＢＬｔの電位レベルＶｂｌは下記の数１となる。

ここで、キャパシタＣ＿ｂｏｏｓｔの容量がビット線ＢＬｔの容量Ｃ＿ｂｌに対して十分小さいとすると、ビット線ＢＬｔの電位レベルＶｂｌは概略、数２となる。

以上の動作により、ビット線対ＢＬのうちビット線ＢＬｔが負電位に、ビット線ＢＬｃが電源電圧ＶＤＤになる。データを書き込まれるＳＲＡＭセルＣｅｌｌのトランスファトランジスタＱ５、Ｑ６は導通状態である。このトランスファトランジスタＱ５、Ｑ６を介して、ビット線ＢＬｔ、ＢＬｃの電位がＳＲＡＭセルＣｅｌｌのインバータＩＶ１、ＩＶ２に入力され、ＳＲＡＭセルＣｅｌｌ内にデータが書き込まれる。

［効果］
本実施の形態の半導体記憶装置における、ＳＲＡＭセルＣｅｌｌへのデータ書き込み動作の効果について、図４及び図５を参照して説明する。図４は、本実施の形態に係るＳＲＡＭの動作波形を示す。図４には、書き込み動作時のビット線ＢＬｔ、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎ、及びノードｎの電位波形が示されている。また、図５は、本実施の形態に係るＳＲＡＭのビット線容量とビット線の電位との関係を示すグラフである。図５には、ビット線容量を０．１ｐＦ〜０．０１ｐＦまで小さく変化させた場合における、書き込み動作時のビット線ＢＬｔの負電位Ｖｂｌの変化が示されている。図５の比較例は、本実施の形態に係るレプリカ書き込みバッファ回路２を用いず、最もビット線長が長いビット線ＢＬが確実に０Ｖまで低下する時間を基準として、ブートストラップ回路を駆動させる例を示している。

ＳＲＡＭセルＣｅｌｌのデータ書き込み動作においては、ビット線ＢＬの長さが変化して容量Ｃ＿ｂｌが小さくなるにつれ、ビット線ＢＬが早く放電されるようになる。しかし、本実施の形態のＳＲＡＭにおいて、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎはビット線ＢＬと対応する容量を持つレプリカビット線ＲＢＬの電位により制御される。そのため、図４に示すように、ビット線ＢＬｔの容量が小さくなりビット線ＢＬｔが早く放電されたとしても、ビット線ＢＬｔの電位がほぼ０Ｖとなる時点でブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが“Ｌ”から“Ｈ”に立ち上がる。このように、本実施の形態のＳＲＡＭによれば、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎを変化させてブートストラップ回路を動作させるための、最適なタイミングが得られる。

次に、ビット線容量が小さくなった場合のビット線に印加される負電位の値について考える。前述のように、ビット線ＢＬｔの容量Ｃ＿ｂｌである場合、ビット線ＢＬｔの電位レベルＶｂｌはＶｂｌ＝−ＶＤＤ＊Ｃ＿ｂｏｏｓｔ／Ｃ＿ｂｌであった。

ここで、ビット線ＢＬｔの容量がＣ＿ｂｌからＣ＿ｂｌ／２となった場合を想定する。この場合、ビット線ＢＬｔの２倍の容量を持つように構成されるレプリカビット線ＲＢＬの容量も半分になる。よって、レプリカビット線ＲＢＬが放電されてブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが“Ｌ”から“Ｈ”に立ち上がるタイミングも早くなり、ノードｎの放電時間が短縮される。仮にノードｎがＶＤＤ／２まで放電されていたとすると、キャパシタＣ＿ｂｏｏｓｔの容量結合によりノードｎの電圧は電圧−ＶＤＤ／２程度まで下がる。その後、ビット線ＢＬｔの電位レベルＶｂｌは以下の数３となる。

ここでキャパシタＣ＿ｂｏｏｓｔの容量がビット線ＢＬの容量Ｃ＿ｂｌ／２に対して十分小さいとすると、ビット線の電位レベルＶｂｌは概略、数４となる。

これは、数２に示すビット線ＢＬの容量Ｃ＿ｂｌの場合のビット線ＢＬｔの電位Ｖｂｌと同じ値である。このように、ビット線ＢＬｔの容量が変わった場合でもビット線ＢＬｔに印加する負電位を同じ電位レベルとすることができる。図４には、ビット線ＢＬｔの容量が変化してブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが“Ｌ”から“Ｈ”に変化するタイミングが早くなった場合に、ノードｎが負電位に変化するタイミングも次第に早くなる様子が示されている。ノードｎが負電位に変化するタイミングが早くなると、その時点でのノードｎの電位レベルが高くなる。しかし、ビット線ＢＬｔの容量が変わっているため、最終的にビット線ＢＬｔに印加される電位レベルとして、ほぼ同一の負電位が生成できる。

図５に示す比較例のＳＲＡＭは、ビット線ＢＬが確実に０Ｖになった後、ブートストラップ回路でビット線を負電位としている。そのため、ビット線容量が小さくなるほどビット線電位が大きく変化してしまい、ビット線に印加される負電位Ｖｂｌが低くなってしまう。一方、本実施の形態のＳＲＡＭは、ビット線の容量Ｃ＿ｂｌが変化したとしても、ビット線に印加される負電位Ｖｂｌの変化が小さい。

以上説明したように、本実施の形態のＳＲＡＭでは、ビット線ＢＬｔの電位が変化する時間をレプリカビット線ＲＢＬによってモニターし、ブートストラップ回路３のブートストラップ用のキャパシタＣ＿ｂｏｏｓｔの電位にフィードバックする。これにより、ビット線長が変わった場合でも、ビット線ＢＬｔに負電位を印加するタイミング及び印加する負電位のレベルを最適化することができる。本実施の形態に係るＳＲＡＭによれば、データ線の容量によるデータ書き込み特性の悪化を防止し、低電圧で書き込み動作を実行することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態を、図６等を参照して説明する。図６は、本発明の第２の実施の形態に係る半導体記憶装置の構成を示す回路図である。

［構成］
本実施の形態の半導体記憶装置において、第１の実施の形態のＳＲＡＭと同一の構成を有する箇所には同一の符号を付してその説明を省略する。本実施の形態に係るＳＲＡＭは、レプリカビット線ＲＢＬに接続されたダミーセルｄｕｍｍｙを有する点において、第１の実施の形態と異なる。

ダミーセルｄｕｍｍｙの構成は、図２に示す通常のＳＲＡＭセルＣｅｌｌと同様である。ダミーセルｄｕｍｍｙは、トランスファトランジスタＱ５、Ｑ６のゲートがダミーワード線ＤＷＬに接続されている点において、通常のＳＲＡＭセルＣｅｌｌと異なる。図６では、ダミーセルｄｕｍｍｙは一つのみ図示しているが、実際には複数個のダミーセルが並列に接続される。ここで、ダミーセルｄｕｍｍｙと通常のＳＲＡＭセルＣｅｌｌに用いられるトランジスタは、同一の工程により形成され、略同様のしきい値電圧を有するものとする。

［動作］
本実施の形態のレプリカ書き込みバッファ回路２、ブートストラップ回路３及び書き込みバッファ回路４の動作は、第１の実施の形態と同じである。本実施の形態のＳＲＡＭにおける書き込み動作において、ダミーワード線ＤＷＬは通常の選択ワード線ＷＬが“Ｈ”に立ち上げられるタイミングと同じタイミングで“Ｈ”にされる。ダミーワード線ＤＷＬが選択されると、ダミーセルｄｕｍｍｙは、トランスファトランジスタＱ５、Ｑ６及びＮＭＯＳトランジスタＱ２、Ｑ４を介してレプリカビット線ＲＢＬの放電を行う。すなわち、本実施の形態のＳＲＡＭにおいて、レプリカビット線ＲＢＬは、ダミーセルｄｕｍｍｙ及びレプリカ書き込みバッファ回路２により放電される。

［効果］
ダミーセルｄｕｍｍｙによる放電では、ダミーセルｄｕｍｍｙに用いられるＮＭＯＳトランジスタのしきい値電圧によって、レプリカビット線ＲＢＬの放電の早さが変化する。すなわち、ＮＭＯＳトランジスタのしきい値電圧が低いほど、レプリカビット線ＲＢＬの電位が早く変化し、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎの状態も早く変化する。一方、ＮＭＯＳトランジスタのしきい値電圧が高いほど、レプリカビット線ＲＢＬの電位の変化は遅くなる。

ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎの状態が早く変化すると、ノードｎの電位があまり下がっていない状態でブートストラップ回路３が動作し、ビット線ＢＬに印加される電位レベルＶｂｌは高くなる。また、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎの状態の変化が遅いと、ノードｎの電位が下がりきった状態でブートストラップ回路３が動作して、ビット線ＢＬに印加される電位レベルＶｂｌは低くなる。ここで、ダミーセルｄｕｍｍｙとＳＲＡＭセルＣｅｌｌとに用いられるトランジスタのしきい値電圧は略同様であるため、結果として、ＳＲＡＭセルＣｅｌｌのＮＭＯＳトランジスタのしきい値電圧が低いほど、ビット線ＢＬｔの電位レベルＶｂｌは高くされる。一方、ＮＭＯＳトランジスタのしきい値電圧が高いほど、ビット線ＢＬｔの電位レベルＶｂｌは低くなる。

この電位レベルＶｂｌの状態が図７に示されている。図７は、本実施の形態に係るＳＲＡＭのプロセス条件とビット線の電位の関係を示すグラフである。ＳＲＡＭのプロセス条件は、トランジスタのしきい値電圧に基づく動作速度によって表されている。すなわち、図７に示すｓｌｏｗ−ｓｌｏｗ（ｓｓ）、ｔｙｐｉｃａｌ−ｔｙｐｉｃａｌ（ｔｔ）、ｆａｓｔ−ｆａｓｔ（ｆｆ）の順にＮＭＯＳトランジスタのしきい値電圧が小さくなり、動作速度が速くなる状態を表している。本実施の形態のＳＲＡＭにおいて、ＮＭＯＳトランジスタのしきい値電圧が低いほど、ビット線ＢＬｔの電位レベルＶｂｌが高くされている。

上述のように、ビット線ＢＬｔの電位レベルＶｂｌが下がりすぎると、選択ＳＲＡＭセルと同一ビット線ＢＬに接続されワード線ＷＬが非選択のＳＲＡＭセルＣｅｌｌにおいて、トランスファトランジスタＱ５、Ｑ６のゲート−ソース間電圧がしきい値電圧を超え、保持しているデータが破壊される可能性がある。しかし、本実施の形態によれば、図７に示すようにＳＲＡＭセルＣｅｌｌのＮＭＯＳトランジスタのしきい値電圧が低い場合ほど、ビット線ＢＬに印加される負電位Ｖｂｌは高くなって０Ｖに近づく。このように、しきい値電圧が低く、データが破壊されやすいＳＲＡＭセルほどビット線ＢＬに印加される負電位の大きさは小さくなるため、データ破壊を効果的に防止することができる。

また一般に、ＳＲＡＭセルＣｅｌｌの書き込み特性はＳＲＡＭセルＣｅｌｌに用いられるＮＭＯＳトランジスタのしきい値電圧に依存し、しきい値電圧が高いほど書き込み特性は悪化する。しかし、本実施の形態のＳＲＡＭによれば、ＮＭＯＳトランジスタのしきい値電圧が高く書き込み特性が悪い場合には、ビット線に印加する負電位Ｖｂｌのレベルが下がるため、書き込み特性を改善することができる。一方、ＮＭＯＳトランジスタのしきい値電圧が低い場合には、あまりビット線ＢＬの電位Ｖｂｌを下げないようにできるため、ＳＲＡＭにおけるパワー消費を抑えることが可能となる。

［第３の実施の形態］
次に、本発明の第３の実施の形態を、図８等を参照して説明する。図８は、本発明の第３の実施の形態に係る半導体記憶装置の構成を示す回路図である。

［構成］
本実施の形態の半導体記憶装置において、第２の実施の形態のＳＲＡＭと同一の構成を有する箇所には同一の符号を付してその説明を省略する。本実施の形態に係るＳＲＡＭは、ブートストラップ回路３及び書き込みバッファ回路４の構成が第２の実施の形態と異なる。

本実施の形態のブートストラップ回路３は、インバータＩＶ１２〜ＩＶ１４、トランジスタＱ２４〜Ｑ２８及びブートストラップ用のキャパシタＣ＿ｂｏｏｓｔを有する。インバータＩＶ５の出力端子が、インバータＩＶ１２の入力端子に接続されて、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが入力される。インバータＩＶ１２の出力端子がインバータＩＶ１３を介してＮＭＯＳトランジスタＱ２４及びＰＭＯＳトランジスタＱ２５のゲート端子に接続される。ＰＭＯＳトランジスタＱ２６、ＮＭＯＳトランジスタＱ２７のゲート端子には、インバータＩＶ１４を介して書き込みイネーブル信号ＷＥが入力される。トランジスタＱ２４〜Ｑ２６は電源線ＶＤＤと接地線ＶＳＳの間に直列に接続され、トランジスタＱ２４とＱ２５との接続部がキャパシタＣ＿ｂｏｏｓｔの一端側のノードａに接続される。また、トランジスタＱ２７は、ノードａと接地線ＶＳＳの間に接続されている。そして、ノードｎはＮＭＯＳトランジスタＱ２８を介して接地線ＶＳＳに接続される。トランジスタＱ２８のゲート端子には、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎがインバータＩＶ１２を介して入力される。

また、本実施の形態の書き込みバッファ回路４は、インバータＩＶ１１、ＩＶ１５、ＩＶ１６、ＮＭＯＳトランジスタＱ２９、Ｑ３０、及びＮＡＮＤゲートＧ３、Ｇ４を有する。ＮＡＮＤゲートＧ３には書き込みイネーブル信号ＷＥ及びデータ信号ＤＩが入力され、ＮＡＮＤゲートＧ４には書き込みイネーブル信号ＷＥ及びインバータＩＶ１１を介したデータ信号ＤＩが入力される。ゲートＧ３の出力端子は、インバータＩＶ１５を介してＮＭＯＳトランジスタＱ２９のゲート端子に接続され、ゲートＧ４の出力端子は、インバータＩＶ１６を介してＮＭＯＳトランジスタのゲート端子に接続される。メモリセルアレイ１のビット線ＢＬｔ、ＢＬｃは、トランジスタＱ２９、Ｑ３０及びブートストラップ回路３のノードｎを介して接地線ＶＳＳに接続されている。書き込みバッファ回路４は、書き込み動作開始とともに書き込みデータに応じてビット線対ＢＬの何れか一方を、ブートストラップ回路３のノードｎに接続する機能を有する。

［動作］
次に、図８に示す本実施の形態のレプリカ書き込みバッファ回路２、ブートストラップ回路３及び書き込みバッファ回路４を用いたデータ書き込み動作について説明する。

書き込みバッファ回路４には、書き込み動作時に書き込みイネーブル信号ＷＥ及びブーストイネーブル信号ｂｏｏｓｔ＿ｅｎに加えて書き込まれるデータに対応したデータ信号ＤＩが入力される。ここでは、データ信号ＤＩは“Ｈ”であるものとする。書き込みイネーブル信号ＷＥ及びデータ信号ＤＩが“Ｈ”のとき、ゲートＧ３の出力信号が“Ｌ”となる。インバータＩＶ１５の出力信号が“Ｈ”となり、ビット線ＢＬｔがトランジスタＱ２９を介してノードｎに接続される。一方、ゲートＧ４の出力信号は“Ｈ”であり、インバータＩＶ１６の出力信号は“Ｌ”となる。これにより、トランジスタＱ３０は導通せず、ビット線ＢＬｃはプリチャージされた電圧ＶＤＤに保持される。

ブートストラップ回路３は、書き込み開始前はブーストイネーブル信号ｂｏｏｓｔ＿ｅｎ、書き込みイネーブル信号ＷＥともに“Ｌ”であり、トランジスタＱ２７、Ｑ２８を介してノードａ、ノードｎを０Ｖまで放電する。書き込みイネーブル信号ＷＥが“Ｈ”となり書き込み動作が開始されると、トランジスタＱ２６が導通し、トランジスタＱ２６及び既に導通状態のトランジスタＱ２５を介して、電源電圧ＶＤＤによりノードａの充電が開始される。ここで、トランジスタＱ２５、Ｑ２６は、キャパシタＣ＿ｂｏｏｓｔの充電回路として設けられている。

ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが“Ｌ”から“Ｈ”となると、ブートストラップ回路３において、トランジスタＱ２８が非導通状態となる。また、トランジスタＱ２４が導通してノードａの電位が充電された電圧から接地電圧０Ｖとなる。このとき、キャパシタＣ＿ｂｏｏｓｔの容量結合によりノードｎも電位が負方向に変化する。仮にノードａが電圧ＶＤＤまで充電されていたとすると、キャパシタＣ＿ｂｏｏｓｔの容量結合によりノードｎは０Ｖから電圧−ＶＤＤ程度まで下がる。その後、ビット線ＢＬｔの容量Ｃ＿ｂｌとブートストラップ回路３のキャパシタＣ＿ｂｏｏｓｔとの容量比に応じて電荷が再分配され、ビット線ＢＬｔの電位レベルＶｂｌは第１の実施の形態の数２で示した値となる。

これにより、ビット線対ＢＬのうちビット線ＢＬｔが負電位に、ビット線ＢＬｃが電源電圧ＶＤＤになる。ＳＲＡＭセルＣｅｌｌのトランスファトランジスタＱ５、Ｑ６を介して、ビット線ＢＬｔ、ＢＬｃの電位がＳＲＡＭセルＣｅｌｌのインバータＩＶ１、ＩＶ２に入力され、ＳＲＡＭセルＣｅｌｌ内にデータが書き込まれる。

［効果］
本実施の形態のＳＲＡＭでは、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが“Ｌ”の際はノードｎが０Ｖである。そのため、書き込みバッファ回路４において、ビット線ＢＬを０Ｖまで放電するＮＭＯＳトランジスタと、ビット線ＢＬをノードｎに接続して負電位にするＮＭＯＳトランジスタとを切り替える必要がない。これにより、書き込みバッファ回路４の構成を簡素化でき、チップ面積の縮小が可能となる。

［第４の実施の形態］
次に、本発明の第４の実施の形態を、図９等を参照して説明する。図９は、本発明の第４の実施の形態に係る半導体記憶装置の構成を示す回路図である。図９は、ブートストラップ回路３及び書き込みバッファ回路４の構成のみを抜き出して示している。

［構成］
本実施の形態の半導体記憶装置において、第１、第２の実施の形態のＳＲＡＭと同一の構成を有する箇所には同一の符号を付してその説明を省略する。本実施の形態に係るＳＲＡＭは、ブートストラップ回路３及び書き込みバッファ回路４の構成が第１、第２の実施の形態と異なる。ここで、本実施の形態のＳＲＡＭでは、インバータＩＶ６をブートストラップ回路３に含めて示している。

本実施の形態のブートストラップ回路３において、インバータＩＶ６〜ＩＶ１０、トランジスタＱ１０〜Ｑ１３及びブートストラップ用のキャパシタＣ＿ｂｏｏｓｔの構成は第１の実施の形態のブートストラップ回路３と同様である。本実施の形態のブートストラップ回路３は、インバータＩＶ９とトランジスタＱ１０のゲート端子との間にＰＭＯＳトランジスタＱ３１、ＮＭＯＳトランジスタＱ３２が接続されている点で第１の実施の形態と異なる。トランジスタＱ３１、Ｑ３２は電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続され、インバータＩＶ９の出力端子がトランジスタＱ３１のゲートに接続されている。トランジスタＱ３１、Ｑ３２の接続ノードｂは、トランジスタＱ１０のゲート端子に接続されるとともに、トランジスタＱ３２のゲート端子にも接続される。

また、本実施の形態の書き込みバッファ回路４は、インバータＩＶ１７〜ＩＶ２０、ＮＭＯＳトランジスタＱ３３、Ｑ３４を有する。ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎは、インバータＩＶ１７、ＩＶ１８を介してトランジスタＱ３３のゲートに入力されるとともに、インバータＩＶ１７を介してトランジスタＱ３４のゲートに入力される。トランジスタＱ３３のソースはブートストラップ回路のノードｎに接続され、トランジスタＱ３４のソースは接地線ＶＳＳに接続されている。インバータＩＶ１９、ＩＶ２０は電源線ＶＤＤとトランジスタＱ３３、Ｑ３４との間に接続され、入力端子には互いに異なるデータ信号ＤＩ、／ＤＩが入力される。また、インバータＩＶ１９、ＩＶ２０の出力端子はそれぞれビット線ＢＬｔ、ＢＬｃに接続されている。

［動作］
次に、図９に示す本実施の形態のブートストラップ回路３及び書き込みバッファ回路４を用いたデータ書き込み動作について説明する。

書き込みバッファ回路４は、書き込み動作開始とともに書き込みデータ信号ＤＩ、／ＤＩに応じてビット線対ＢＬの何れか一方（例えばデータ信号ＤＩが“Ｈ”、／ＤＩが“Ｌ”のときビット線ＢＬｃ）を、電源線ＶＤＤに接続して電圧ＶＤＤにプリチャージする。また、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎは書き込み動作開始時に“Ｌ”であるため、トランジスタＱ３４が導通して、ビット線ＢＬｔを０Ｖまで放電する。

ブートストラップ回路３は、書き込み開始前はブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが“Ｌ”であり、インバータＩＶ６〜ＩＶ８を介したキャパシタＣ＿ｂｏｏｓｔの一端側のノードａは電圧ＶＤＤとなる。また、書き込みイネーブル信号ＷＥも“Ｌ”であり、他端側のノードｎもトランジスタＱ１０、Ｑ１１を介してノードａとショートされ、電圧ＶＤＤとなる。書き込みイネーブル信号ＷＥが“Ｈ”になり、書き込み動作が開始されると、ノードａとノードｎが非導通状態になるとともに、トランジスタＱ１２、Ｑ１３が導通して、ノードｎが放電される。

ここで、書き込みイネーブル信号ＷＥが“Ｈ”のとき、トランジスタＱ３１は導通状態となり、ノードｂの電圧は電源電圧ＶＤＤとなる。電源電圧ＶＤＤが低く、トランジスタＱ３２のゲート及びドレインに印加される電圧ＶＤＤの電位レベルがトランジスタＱ３２のしきい値電圧Ｖｔｈ（Ｑ３２）よりも低い場合、トランジスタＱ３２は導通状態とはならない。その場合、トランジスタＱ１０のゲート端子には電圧ＶＤＤが印加されて、トランジスタＱ１０は非導通状態となる。

一方、電源電圧ＶＤＤが高く、トランジスタＱ３２のゲート及びドレインに印加される電圧ＶＤＤの電位レベルがトランジスタＱ３２のしきい値電圧Ｖｔｈ（Ｑ３２）よりも高くなると、トランジスタＱ３２が導通状態となる。そのため、トランジスタＱ１０のゲート端子に印加される電圧がＶｔｈ（Ｑ３２）程度まで低下する。トランジスタＱ１０のドレイン−ゲート電圧ＶＤＤ−Ｖｔｈ（Ｑ３２）がトランジスタＱ１０のしきい値電圧Ｖｔｈ（Ｑ１０）以下になるとトランジスタＱ１０が導通状態となる。トランジスタＱ１０が導通する条件は、トランジスタＱ１０のしきい値電圧Ｖｔｈ（Ｑ１０）の絶対値を用いて以下のように表される。

すなわち、電源電圧ＶＤＤがＶｔｈ（Ｑ３２）＋｜Ｖｔｈ（Ｑ１０）｜よりも大きいとトランジスタＱ１０が導通する。書き込み動作が開始されると、トランジスタＱ１２、Ｑ１３が導通して、ノードｎが放電されるが、トランジスタＱ１０が導通している場合、ノードｎの電位の減少が緩やかになる。ここで、トランジスタＱ１０、Ｑ３１、Ｑ３２は、電源電圧ＶＤＤの値に応じてノードｎの放電の速度を変化させ、ビット線ＢＬｔに印加する負電位の値を変化させる電位制御回路として設けられている。

ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが“Ｌ”から“Ｈ”となると、書き込みバッファ回路４において、トランジスタＱ３４が非導通状態となり、かわりにブートストラップ回路３のノードｎに接続されたトランジスタＱ３３が導通状態となる。また、ブートストラップ回路３において、ノードａの電位が電源電圧ＶＤＤから接地電圧０Ｖとなる。このとき、キャパシタＣ＿ｂｏｏｓｔの容量結合によりノードｎも電位が負方向に変化する。その後、ビット線ＢＬｔの容量Ｃ＿ｂｌとブートストラップ回路３のキャパシタＣ＿ｂｏｏｓｔとの容量比に応じて電荷が再分配され、ビット線ＢＬｔの電位レベルが負電位となる。

これにより、ビット線対ＢＬのうちビット線ＢＬｔが負電位に、ビット線ＢＬｃが電源電圧ＶＤＤになる。ＳＲＡＭセルＣｅｌｌのトランスファトランジスタＱ５、Ｑ６を介して、ビット線ＢＬｔ、ＢＬｃの電位がＳＲＡＭセルＣｅｌｌのインバータＩＶ１、ＩＶ２に入力され、ＳＲＡＭセルＣｅｌｌ内にデータが書き込まれる。

［効果］
図１０は、本実施の形態のＳＲＡＭの電源電圧とビット線の電位の関係を示すグラフである。図１０には、電源電圧ＶＤＤを０．８Ｖ〜１．２Ｖまで変化させた場合における、書き込み動作時のビット線ＢＬｔの負電位Ｖｂｌの変化が示されている。図１０の比較例は、本実施の形態に係るブートストラップ回路３を用いず、ノードｎが確実に０Ｖまで低下した後、ブートストラップ回路を駆動させる例を示している。

ブートストラップ回路３では、ノードａの電位が電源電圧ＶＤＤから接地電圧０Ｖとなると、キャパシタＣ＿ｂｏｏｓｔの容量結合により、ノードｎの電位が下がる。すなわち電源電圧ＶＤＤの値が大きいと、ノードｎの電位が大きく下がり、ビット線ＢＬに過大な負電位が印加される虞がある。そのため、図１０に示すように、比較例のＳＲＡＭは、電源電圧ＶＤＤが高くなるほど、ビット線電位Ｖｂｌの値が下がる。通常、信頼性の観点からＳＲＡＭセルＣｅｌｌのトランスファトランジスタに使用可能なゲート−ソース間電圧は限定される。従って、トランスファトランジスタのゲート端子に印加され使用する電源電圧ＶＤＤに対して、許容されるビット線ＢＬの負電位の値を設定する必要がある。ここで電源電圧ＶＤＤを下げると、電源電圧ＶＤＤに応じてビット線電位Ｖｂｌの値が小さくなり、低電圧時の書き込み特性を改善するのに十分な負電位が確保できない問題が生じる。

一方、本実施の形態のＳＲＡＭにおいて、電源電圧ＶＤＤの値が所定の値より大きくなると、書き込み動作が開始されてからのノードｎの電位の減少が緩やかになる。本実施の形態のＳＲＡＭでは、電源電圧ＶＤＤの値が所定の値より大きくなるほど、ノードｎの電位の減少が抑えられる。その後、キャパシタＣ＿ｂｏｏｓｔの容量結合により、ノードｎの電位が下がったとしても、ビット線ＢＬｔの電位Ｖｂｌが小さくなりすぎることがない。その結果、図１０に示すように、電源電圧ＶＤＤが低いほどビット線電位Ｖｂｌの値が下がる。

図１０では、低電圧（ＶＤＤ＝０．８Ｖ）の時、本実施形態と比較例のビット線電位Ｖｂｌが同じになるように比較している。しかし、信頼性の観点からトランスファトランジスタのゲート−ソース間電圧が一定となるように設定した場合、本実施の形態のＳＲＡＭは、比較例よりも低電圧時により大きなブースト量に設定することが可能となる。

［第５の実施の形態］
次に、本発明の第５の実施の形態を、図１１等を参照して説明する。図１１は、本発明の第５の実施の形態に係る半導体記憶装置の構成を示すブロック図である。図１１は、ブートストラップ回路３及びブートストラップ回路３の動作を制御する電圧検知回路５の構成のみを抜き出して示している。

［構成］
本実施の形態のＳＲＡＭは、電源電圧ＶＤＤが所定の電圧よりも低いかどうかを判定する電圧検知回路５を有する。電圧検知回路５は、例えば、バンドギャップリファレンス回路による基準電圧発生回路と、基準電圧発生回路で発生させた基準電圧と電源電圧ＶＤＤを比較するオペアンプで構成される。電圧検知回路５は、電源電圧ＶＤＤが基準電圧よりも大きい場合に“Ｌ”、小さい場合に“Ｈ”となる信号ｌｖｄｄを出力する。

ブートストラップ回路３には、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎと信号ｌｖｄｄがＡＮＤゲートＧ９を介して入力される。すなわち、ブートストラップ回路３は、電源電圧ＶＤＤが所定電位よりも低い場合のみ活性化され、電源電圧ＶＤＤが所定電位よりも高い場合には非活性化される。

［効果］
第４の実施の形態で説明したように、電源電圧ＶＤＤの値が大きいと、ノードｎの電位が大きく下がり、ビット線ＢＬに過大な負電位が印加される虞がある。しかし、本実施の形態のＳＲＡＭでは、電源電圧ＶＤＤが所定の電圧よりも高い場合、ブートストラップ回路３は動作せず、負電位を発生させない。これにより、電源電圧ＶＤＤが高電圧時におけるＳＲＡＭセルＣｅｌｌのトランスファトランジスタの耐圧で制約されることなく、低電圧時にビット線に印加される負電位の電位レベルを設定することが可能となる。この電圧検知回路５は、使用条件の最大の電源電圧において、ＳＲＡＭセルＣｅｌｌに用いられるトランジスタの耐圧を超えないような値をしきい値としてブートストラップ回路３の動作を制御することにより、ブートストラップ回路における適切なブースト量を設定することができる。

［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、第４、第５の実施の形態において、第１の実施の形態のレプリカ書き込みバッファ回路２とともにブートストラップ回路３を用いるようにしていたが、電源電圧ＶＤＤが低くなるほど、ビット線に印加する負電位の電位レベルを低くする構成は、一般的なブートストラップ回路において使用することができる。

本発明の実施の形態に係る半導体記憶装置には、以下のものが含まれる。
（１） 複数のワード線、これらワード線に交差する第１及び第２のビット線からなる複数のビット線対、並びに前記複数のワード線と前記複数のビット線対の各交差部に接続された複数のメモリセルを含み、前記メモリセルが、入力端及び出力端を相互に接続してなるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなる第１及び第２のインバータと前記第１のインバータの出力端及び前記第１のビット線の間に接続されゲートが前記ワード線に接続された第１のトランスファトランジスタと前記第２のインバータの出力端及び前記第２のビット線の間に接続されゲートが前記ワード線に接続された第２のトランスファトランジスタとを備えたメモリセルアレイと、
前記第１及び第２のビット線と同様に形成されたレプリカビット線と、
前記メモリセルへのデータの書き込み動作の際、前記第１又は第２のビット線を接地電圧に向けて駆動する書き込みバッファ回路と、
前記接地電圧に向けて駆動された前記第１又は第２のビット線を所定のタイミングで負電位に駆動するブートストラップ回路と、
前記書き込みバッファ回路と略同様の駆動力で前記レプリカビット線を接地電圧に向けて駆動するレプリカ書き込みバッファ回路とを備え、
前記ブートストラップ回路は、前記レプリカビット線の電位が所定の値となったタイミングで前記第１又は第２のビット線を負電位に駆動することを特徴とする半導体記憶装置。
（２） 前記レプリカビット線の容量は、前記第１又は第２のビット線の容量のほぼ２倍であり、
前記レプリカビット線の電位が所定の値になったことを検知してブーストイネーブル信号を活性化させるインバータ回路を備え、
前記所定の値は、電源電圧のほぼ１／２であり、
前記ブートストラップ回路は、前記ブーストイネーブル信号に基づいて前記第１又は第２のビット線を負電位に駆動するタイミングを制御することを特徴とする（１）記載の半導体記憶装置。
（３） 前記ブートストラップ回路は、
一方の端子が前記ブーストイネーブル信号に基づいて前記第１又は第２のビット線に接続されるキャパシタ素子と、
前記書き込みバッファ回路による書き込み動作の開始から前記ブーストイネーブル信号が活性化されるまで前記キャパシタ素子を充電又は放電するキャパシタ充電又は放電回路とを備え、
前記ブーストイネーブル信号が活性化されたときに前記キャパシタ素子の前記一方の端子が前記第１又は第２のビット線と接続されることにより、前記第１又は第２のビット線を負電位に駆動することを特徴とする（２）記載の半導体記憶装置。
（４） 前記ブートストラップ回路は、前記ビット線対の長さに関らず生成する負電位の電位レベルを略一定に保つことを特徴とする（３）記載の半導体記憶装置。
（５） 前記レプリカビット線に接続され、前記メモリセルと同一の構成を有するダミーセルをさらに備え、
前記ダミーセルには、書き込み動作時に前記ワード線と同時に選択されるダミーワード線が接続され、
前記ダミーセルは、前記ダミーワード線が選択された後、前記レプリカビット線を放電することを特徴とする（１）記載の半導体記憶装置。
（６） 前記ブートストラップ回路は、書き込み動作時に前記第１又は第２のビット線の一方に印加する負電位を、前記メモリセルを構成するトランジスタのしきい値電圧が高くなるほど低い電位とすることを特徴とする（５）記載の半導体記憶装置。
（７） 前記ブートストラップ回路は、電源電圧の電圧値に応じて前記第１又は第２のビット線に印加する負電位の値を変化させる電位制御回路を備え、
前記電位制御回路は、電源電圧が低くなるほど、負電位を負方向に大きくすることを特徴とする（１）記載の半導体記憶装置。
（８） 前記ブートストラップ回路は、
一方の端子が前記ブーストイネーブル信号に基づいて前記第１又は第２のビット線に接続されるキャパシタ素子と、
前記キャパシタ素子の一方の端子を接地電位まで放電するキャパシタ放電回路とを備え、
キャパシタ放電回路及び前記電位制御回路は、書き込み動作に先立って双方の端子が電源電圧まで充電された前記キャパシタ素子の一方の端子を、電源電圧の電圧値に応じて放電し、
前記ブーストイネーブル信号が活性化されたときに前記キャパシタ素子の前記一方の端子が前記第１又は第２のビット線と接続されることにより、前記第１又は第２のビット線を負電位に駆動することを特徴とする（７）記載の半導体記憶装置。
（９） ソース端子が接地電位に接続され、ゲート端子とドレイン端子が接続された第１のＮＭＯＳトランジスタと、
ソース端子が電源電圧に接続され、ドレイン端子が前記第１のＮＭＯＳトランジスタのドレイン端子及びゲート端子に接続され、書き込み動作時に導通するように制御される第１のＰＭＯＳトランジスタと、
ゲート端子が前記第１のＮＭＯＳトランジスタのゲート端子及びドレイン端子と前記第１のＰＭＯＳトランジスタのドレイン端子に接続され、ソース端子には電源電圧が供給され、ドレイン端子が前記キャパシタ素子の一方の端子に接続される第２のＰＭＯＳとを備えることを特徴とする（７）記載の半導体記憶装置。
（１０）電源電圧が所定の電圧よりも低いか否かを検知してブートストラップ回路の制御信号を出力する電圧検知回路をさらに備え、前記ブートストラップ回路は、前記制御信号に応じて前記第１又は第２のビット線に負電位を印加するか否かが制御されることを特徴とする（１）記載の半導体記憶装置。
（１１）前記電圧検知回路は、使用条件の最大の電源電圧において、前記メモリセルに用いられるトランジスタの耐圧を超えない値をしきい値として前記ブートストラップ回路の動作を制御することを特徴とする（１０）記載の半導体記憶装置。

１・・・メモリセルアレイ、 ２・・・レプリカ書き込みバッファ回路、 ３・・・ブートストラップ回路、 ４・・・書き込みバッファ回路、 ５・・・電圧検知回路、 ＢＬ・・・ビット線対、 ＷＬ・・・ワード線、 Ｃｅｌｌ・・・ＳＲＡＭセル、 ＲＢＬ・・・レプリカビット線、 ｄｕｍｍｙ・・・ダミーセル、 ＤＷＬ・・・ダミーワード線。

Claims (5)

1. 複数のワード線、これらワード線に交差する第１及び第２のビット線からなる複数のビット線対、並びに前記複数のワード線と前記複数のビット線対の各交差部に接続された複数のメモリセルを備えたメモリセルアレイと、
   前記第１及び第２のビット線と同様に形成されたレプリカビット線と、
   前記メモリセルへのデータの書き込み動作の際、前記第１又は第２のビット線を接地電圧に向けて駆動する書き込みバッファ回路と、
   前記接地電圧に向けて駆動された前記第１又は第２のビット線を所定のタイミングで負電位に駆動するブートストラップ回路と、
   前記書き込みバッファ回路と略同様の駆動力で前記レプリカビット線を接地電圧に向けて駆動するレプリカ書き込みバッファ回路とを備え、
   前記ブートストラップ回路は、前記レプリカビット線の電位が所定の値となったタイミングで前記第１又は第２のビット線を負電位に駆動することを特徴とする半導体記憶装置。
2. 前記レプリカビット線の容量は、前記第１又は第２のビット線の容量のほぼ２倍であり、
   前記レプリカビット線の電位が所定の値になったことを検知してブーストイネーブル信号を活性化させるインバータ回路を備え、
   前記所定の値は、電源電圧のほぼ１／２であり、
   前記ブートストラップ回路は、前記ブーストイネーブル信号に基づいて前記第１又は第２のビット線を負電位に駆動するタイミングを制御する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記ブートストラップ回路は、
   一方の端子が前記ブーストイネーブル信号に基づいて前記第１又は第２のビット線に接続されるキャパシタ素子と、
   前記書き込みバッファ回路による書き込み動作の開始から前記ブーストイネーブル信号が活性化されるまで前記キャパシタ素子を充電又は放電するキャパシタ充電又は放電回路とを備え、
   前記ブーストイネーブル信号が活性化されたときに前記キャパシタ素子の前記一方の端子が前記第１又は第２のビット線と接続されることにより、前記第１又は第２のビット線を負電位に駆動する
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記レプリカビット線に接続され、前記メモリセルと同一の構成を有するダミーセルをさらに備え、
   前記ダミーセルには、書き込み動作時に前記ワード線と同時に選択されるダミーワード線が接続され、
   前記ダミーセルは、前記ダミーワード線が選択された後、前記レプリカビット線を放電する
   ことを特徴とする請求項１乃至３のいずれか１項記載の半導体記憶装置。
5. 前記ブートストラップ回路は、電源電圧の電圧値に応じて前記第１又は第２のビット線に印加する負電位の値を変化させる電位制御回路を備え、
   前記電位制御回路は、電源電圧が低くなるほど、負電位を負方向に大きくする
   ことを特徴とする請求項１記載の半導体記憶装置。

Images