JP2014017029A - 半導体装置 - Google Patents
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Abstract
【解決手段】メモリセル(MC)と接続されたビット線(BL0/ZBL0)と、書込み時にビット線に印加する負バイアス電圧を生成する負バイアス電圧生成回路(WAST)と、第1抵抗(RPR)と第2抵抗(RREF)との抵抗比に基づき負バイアス基準電圧(RPLV)を生成する負バイアス基準電圧生成部(VBADJ)とを備える半導体装置。
【選択図】図7
Description
図1を参照して、実施の形態1に係る半導体装置LSIの構成を説明する。
メモリコンパイラRCPLは、中央処理装置や特定機能回路ブロックで必要とされるメモリマクロの要求構成に基づき、要素パーツ格納部21からメモリマクロを構成する各種回路ブロックを選択し、要求構成を備えたメモリマクロを生成する。例えば、図1の特定機能回路ブロックMEMUのメモリマクロMM0、および特定機能回路ブロックBBUのメモリマクロMM1の生成方法は、以下の通りである。
RPLV=VDD*Rref/(Rref+Rpr) … 式1
ここで、VDDは電源電圧VDDの値、RPLVは負バイアス基準電圧値、Rrefは基準抵抗RREFのオン抵抗値、Rprはレプリカ抵抗RPRのオン抵抗値、符号”/”は除算、および符号”*”は乗算、を意味する。
ΔVBL=Cnbl/(Cnbl+Cbl)*ΔVnbl … 式2
ここで、Cblは、ビット線BL、およびビット線ZBLの各負荷容量である。
RPLV=VDD*Rref/(Rref+Rpr) … 式1
ΔVBL=Cnbl/(Cnbl+Cbl)*ΔVnbl … 式2
図10に示すメモリマクロにおいて、p個のレプリカ抵抗RPRは並列接続となるように配置される。その結果、式1におけるレプリカ抵抗RPRのオン抵抗値Rprは図3の場合と比較して1/pに減少し、負バイアス基準電圧RPLVの値は増加する。負バイアス基準電圧RPLVの増加に伴い、電荷量調整ノードVNBLの電圧が上昇し(図7)、バイアス電圧ΔVnbl、即ち、容量素子Cnblの蓄積電荷量が増加する(図8)。バイアス電圧ΔVnblの増加は、式2におけるビット線の負荷容量Cblのp倍程度の増加による負バイアス電圧ΔVBLの減少を打ち消す。その結果、図10に示すメモリマクロにおけるビット線に印加される負バイアス電圧ΔVBLは、式2で算出される図3のメモリマクロにおける負バイアス電圧ΔVBLとほぼ同じ値が維持される。
ΔVBL=Cnbl/(Cnbl+Cbl)*ΔVnbl … 式2
容量素子Cnblの蓄積電荷量は、基本単位であるm行のメモリセルを有するメモリマクロMMAで所望の負バイアス電圧ΔVBLが得られるように設定されている。メモリマクロMMBにおけるビット線の負荷容量Cblは、メモリマクロMMAにおける負荷容量Cblのp倍であるが、式2におけるバイアス電圧ΔVnblは電源電圧VDDと等しくなる。このバイアス電圧ΔVnblの増加(容量素子Cnblの蓄積電荷量の増加)により、メモリマクロMMBにおけるビット線も、メモリマクロMMAにおけるビット線と同じ負バイアス電圧ΔVBLが得られる(図14(b)のBL/ZBLの変化を示すグラフ参照)。
図15において、横軸は、ビット線BL/ZBLに接続されるメモリセルMCの数を示し、縦軸は、ビット線BL/ZBLに印加される負バイアス電圧を任意単位で示す。グラフL1は、実施の形態1に係る半導体装置LSIにおける負バイアス電圧の変化を示す。メモリセルアレイにおけるメモリセルMCの行数、即ち、ビット線BL/ZBLに接続されるメモリセルMCの個数によらず、ビット線BL/ZBLに印加される負バイアス電圧ΔVBLは、下限電圧値VL〜上限電圧値VHで示される適切な範囲内に設定される。これは、負バイアス基準電圧生成部VBADJ、および負バイアス電圧生成回路WASTにより、ビット線BL/ZBLの負荷容量に応じた蓄積電荷量が容量素子Cnblに設定されるからである。
図16を参照して、実施の形態2に係る半導体装置LSIが備えるメモリマクロの構成を説明する。
Claims (15)
- メモリセルが第1行数配置された第1メモリマクロと、前記メモリセルが第2行数配置された第2メモリマクロと、を備える半導体装置であって、
前記第1メモリマクロは、前記メモリセルと接続された第1ビット線と、書込み時に前記第1ビット線に印加する第1負バイアス電圧を生成する第1負バイアス電圧生成回路と、第1負バイアス基準電圧生成部と、を有し、
前記第2メモリマクロは、前記メモリセルと接続された第2ビット線と、書込み時に前記第2ビット線に印加する第2負バイアス電圧を生成する第2負バイアス電圧生成回路と、第2負バイアス基準電圧生成部と、を有し、
前記第1負バイアス基準電圧生成部は、第1抵抗、および第2抵抗の第1抵抗比に基づき第1負バイアス基準電圧を生成して第1負バイアス基準配線に出力し、
前記第2負バイアス基準電圧生成部は、第3抵抗、および第4抵抗の第2抵抗比に基づき第2負バイアス基準電圧を生成して第2負バイアス基準配線に出力し、
前記第1負バイアス電圧生成回路は、前記第1負バイアス基準電圧に基づき、前記第1負バイアス電圧を生成し、
前記第2負バイアス電圧生成回路は、前記第2負バイアス基準電圧に基づき、前記第2負バイアス電圧を生成し、
前記第1抵抗比は前記第2抵抗比と異なる、半導体装置。 - 前記第1負バイアス電圧生成回路は第1容量素子を有し、
前記第2負バイアス電圧生成回路は第2容量素子を有し、
前記第1容量素子の一端は前記第1ビット線と電気的に接続され、その他端は前記第1負バイアス基準配線と電気的に接続され、
前記第2容量素子の一端は前記第2ビット線と電気的に接続され、その他端は前記第2負バイアス基準配線と電気的に接続され、
前記第1容量素子の蓄積電荷量は、前記第1負バイアス基準電圧に基づき決定され、
前記第2容量素子の蓄積電荷量は、前記第2負バイアス基準電圧に基づき決定される、請求項1記載の半導体装置。 - 前記第2行数は前記第1行数より大きく、
前記第2容量素子の蓄積電荷量は、前記第1容量素子の蓄積電荷量より大きい、請求項2記載の半導体装置。 - 前記第2抵抗、および前記第4抵抗の値は等しく、
前記第3抵抗の値は前記第1抵抗の値より小さい、請求項3記載の半導体装置。 - 前記第3抵抗の値に対する前記第1抵抗の値の比は、前記第1行数に対する前記第2行数の比と等しい、請求項4記載の半導体装置。
- 前記第1容量素子の容量値と、前記第2容量素子の容量値とは等しい、請求項2記載の半導体装置。
- メモリセルが第1行数配置された基本メモリセルアレイを、列方向に所定アレイ数配置したメモリセルアレイ有するメモリマクロを備える半導体装置であって、
前記メモリマクロは、前記メモリセルアレイの前記メモリセルと接続されたビット線と、書込み時に前記ビット線に印加する負バイアス電圧を生成する負バイアス電圧生成回路と、負バイアス基準電圧生成部と、を有し、
前記負バイアス基準電圧生成部は、前記アレイ数の単位抵抗からなる第1抵抗と、第2抵抗との抵抗比に基づき、負バイアス基準電圧を生成して負バイアス基準配線に出力し、
前記負バイアス電圧生成回路は、一端が前記負バイアス基準配線と電気的に接続され、他端が前記ビット線と電気的に接続された容量素子を有し、
前記容量素子の蓄積電荷量は、前記負バイアス基準電圧に基づき決定される、半導体装置。 - 前記アレイ数の単位抵抗は並列接続される、請求項7記載の半導体装置。
- 前記各単位抵抗は、前記基本メモリセルアレイに隣接して、前記列方向に前記アレイ数配置される、請求項7記載の半導体装置。
- 前記単位抵抗の配置ピッチと、前記基本メモリセルアレイの配置ピッチは等しい、請求項9記載の半導体装置。
- 前記単位抵抗はトランジスタで形成され、前記第1抵抗に含まれる前記各トランジスタのゲート電極は、前記行方向に延在し、前記列方向に等間隔で配置される、請求項10記載の半導体装置。
- マルチポートメモリセルが第1行数配置された基本メモリセルアレイを、列方向に所定アレイ数配置したメモリセルアレイ有するメモリマクロを備える半導体装置であって、
前記メモリマクロは、前記メモリセルアレイの前記マルチポートメモリセルと接続された第1ポートのビット線、および第2ポートのビット線と、書込み時に前記第1ポートのビット線に印加する第1負バイアス電圧を生成する第1ポート負バイアス電圧生成回路と、書込み時に前記第2ポートのビット線に印加する第2負バイアス電圧を生成する第2ポート負バイアス電圧生成回路と、第1ポート負バイアス基準電圧生成部と、第2ポート負バイアス基準電圧生成部と、を有し、
前記第1ポート負バイアス基準電圧生成部は、前記アレイ数の単位抵抗からなる第1抵抗と、第2抵抗との抵抗比に基づき、第1ポート負バイアス基準電圧を生成して第1ポート負バイアス基準配線に出力し、前記第2ポート負バイアス基準電圧生成部は、前記アレイ数の前記単位抵抗からなる第3抵抗と、第4抵抗との抵抗比に基づき、第2ポート負バイアス基準電圧を生成して第2ポート負バイアス基準配線に出力し、
前記第1ポート負バイアス電圧生成回路は、一端が前記第1ポート負バイアス基準配線と電気的に接続され、他端が前記第1ポートのビット線と電気的に接続された第1ポート容量素子を有し、
前記第2ポート負バイアス電圧生成回路は、一端が前記第2ポート負バイアス基準配線と電気的に接続され、他端が前記第2ポートのビット線と電気的に接続された第2ポート容量素子を有し
前記第1ポート容量素子の蓄積電荷量は、前記第1ポート負バイアス基準電圧に基づき決定され、前記第2ポート容量素子の蓄積電荷量は、前記第2ポート負バイアス基準電圧に基づき決定される、半導体装置。 - 前記第1ポートの前記単位抵抗、および前記第2ポートの前記単位抵抗は、前記基本メモリセルアレイに隣接して、前記列方向に前記アレイ数配置される、請求項12記載の半導体装置。
- 前記第1ポートの前記単位抵抗、および前記第2ポートの前記単位抵抗は同一列に配置される、請求項13記載の半導体装置。
- 前記第1ポートの前記単位抵抗の配置ピッチと、前記第2ポートの前記単位抵抗の配置ピッチは等しい、請求項14記載の半導体装置。
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