JP5336887B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体集積回路で用いられる遅延回路に関し、特に、トランジスタの特性ばらつきによる、遅延回路の遅延時間の変動を抑制する技術に関する。
近年、半導体プロセスの微細化が進み、半導体集積回路を構成するトランジスタ等の特性のばらつきが大きくなっている。
特許文献１では、特許文献１の図１に示されるような、センス増幅器駆動回路を備えるＳＲＡＭにおいて、複数のＮＭＯＳトランジスタの総ベータ比率（全長に対する幅の比率）を、ビットセル（本発明の以下の「メモリセル」と同一）のパストランジスタ（本発明の以下の「アクセストランジスタ」と同一）のベータ比率と等しく構成した遅延反転器（特許文献１の図９）を、複数個、直列に連結した遅延回路を構成することで、ビットセルの電圧や温度等の変化に対して追従性の良い遅延回路の例が開示されている。
特開２００３−２１８２３９号公報
しかしながら、特許文献１では、ビットセルのパストランジスタである、ＮＭＯＳトランジスタの特性変動のみが考慮されており、遅延反転器（特許文献１の図９）を構成しているＰＭＯＳトランジスタの特性変動による遅延反転器の遅延時間の変動が考慮されていない。
トランジスタの特性変動は、ＮＭＯＳトランジスタだけでなく、ＰＭＯＳトランジスタでも発生する。実際のデバイスにおいては、トランジスタの能力が低く仕上がったり、逆に、トランジスタの能力が高く仕上がったりといった、トランジスタ特性のばらつきが発生する。
特許文献１の遅延反転器（遅延回路）は、ＮＭＯＳトランジスタの特性変動しか考慮されていない。よって、トランジスタの仕上がりが、ＮＭＯＳトランジスタの能力が低く、ＰＭＯＳトランジスタの能力が高い場合（条件１）と、ＮＭＯＳトランジスタの能力が低く、ＰＭＯＳトランジスタの能力も低い場合（条件２）で、遅延反転器の遅延時間に差が出てしまう。
例えば、ＳＲＡＭのメモリセルから読み出したデータをセンスアンプで増幅するような場合、ワード線起動からセンスアンプ起動までのタイミング生成部分に遅延回路を用いる。特許文献１の遅延回路の場合、遅延時間はＮＭＯＳトランジスタとＰＭＯＳトランジスタ両方の特性で決定される構成であるため、条件１の遅延回路の遅延時間と条件２の遅延回路の遅延時間を比較した場合、条件１に比べて条件２の遅延回路の遅延時間が長くなることは明らかである。
これに対して、ＳＲＡＭメモリセルからのデータの読み出し速度は、ＮＭＯＳトランジスタのみ（アクセストランジスタとドライブトランジスタ）で決定され、ＰＭＯＳトランジスタの特性に影響されない。よって、プロセスの仕上がりが、前記条件１でも条件２でも読み出し速度に変化はない。
センスアンプの起動タイミングは、遅延回路の遅延時間が短くなる条件１の場合でも、センスアンプが正常にデータを増幅できるようにタイミング設計される。逆に、ＳＲＡＭのアクセスタイムは、遅延回路の遅延時間が最も長くなる条件２で決定する。よって、特許文献１のように、条件１と条件２の間で遅延回路に遅延時間の差がある場合、アクセスタイムが悪化するといった問題が発生する。また、非選択メモリセルによるビット線への充放電電流も増加するため、消費電力が増加するといった問題も発生する。
以上の問題から、本発明では、トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能で、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に提供することを目的とする。
前記の点に鑑み、本発明の半導体集積回路は、第１の電源と第２の電源との間に直列に接続されたＰ型ＭＯＳトランジスタと２以上のＮ型ＭＯＳトランジスタを備え、入力端子が前記Ｐ型ＭＯＳトランジスタのゲート端子と前記Ｎ型ＭＯＳトランジスタのゲート端子とに接続され、前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとの接点である出力端子に接続された１以上の容量素子を有し、前記Ｐ型ＭＯＳトランジスタの駆動能力が、前記２以上に直列接続したＮ型ＭＯＳトランジスタの駆動能力よりも大きくなるように構成されている。
この場合、前記２以上に直列接続したＮ型ＭＯＳトランジスタの総駆動能力を１とした場合に、前記Ｐ型ＭＯＳトランジスタの駆動能力が２以上であってもよい。
また、前記各Ｐ型及びＮ型ＭＯＳトランジスタのチャネル長が全て等しい場合、前記Ｐ型ＭＯＳトランジスタのチャネル幅は、前記Ｎ型ＭＯＳトランジスタのチャネル幅を前記Ｎ型ＭＯＳトランジスタの直列段数で割った値の４倍以上のチャネル幅で構成してもよい。
更に、前記各Ｐ型及びＮ型ＭＯＳトランジスタのチャネル幅が全て等しい場合、前記Ｐ型ＭＯＳトランジスタのチャネル長は、前記Ｎ型ＭＯＳトランジスタのチャネル長に前記Ｎ型ＭＯＳトランジスタの直列段数を掛けた値の１／４以下のチャネル長で構成してもよい。
加えて、前記Ｐ型ＭＯＳトランジスタ又は前記Ｎ型ＭＯＳトランジスタの基板電位がそれぞれ制御できるように構成してもよい。
また、ゲート端子が前記入力端子に接続され、前記直列接続したＮ型ＭＯＳトランジスタ同士の接続ノードと前記第１の電源との間に接続された１以上のＰ型ＭＯＳトランジスタを有する構成としてもよい。
更に、ゲート端子が前記入力端子に接続し、前記直列接続したＮ型ＭＯＳトランジスタ同士の接続ノードと前記出力端子との間に接続された１以上のＰ型ＭＯＳトランジスタを有する構成としてもよい。
加えて、前記容量素子は、少なくともＰ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタの何れかで構成されており、前記Ｐ型ＭＯＳトランジスタ又は前記Ｎ型ＭＯＳトランジスタで構成された容量素子が共存する場合には、前記Ｐ型ＭＯＳトランジスタで構成された容量素子の容量値が、前記Ｎ型ＭＯＳトランジスタで構成された容量素子の容量値よりも小さくてもよいし、前記Ｐ型ＭＯＳトランジスタで構成された容量素子のチャネル長とチャネル幅との積が、前記Ｎ型ＭＯＳトランジスタで構成された容量素子のチャネル長とチャネル幅との積よりも小さくてもよい。
また、第１の電源と第２の電源との間に直列に接続された２以上のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備え、入力端子が前記Ｎ型ＭＯＳトランジスタのゲート端子と前記Ｐ型ＭＯＳトランジスタのゲート端子とに接続され、前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとの接点である出力端子に接続された１以上の容量素子を有し、前記Ｎ型ＭＯＳトランジスタの駆動能力が、前記２以上に直列接続したＰ型ＭＯＳトランジスタの駆動能力よりも大きくなるように構成してもよい。
この場合、記２以上に直列接続したＰ型ＭＯＳトランジスタの総駆動能力を１とした場合に、前記Ｎ型ＭＯＳトランジスタの駆動能力が２以上であってもよい。
また、前記各Ｐ型及びＮ型ＭＯＳトランジスタのチャネル長が全て等しい場合、前記Ｎ型ＭＯＳトランジスタのチャネル幅は、前記Ｐ型ＭＯＳトランジスタのチャネル幅を前記Ｐ型ＭＯＳトランジスタの直列段数で割った値以上のチャネル幅で構成してもよい。
更に、前記各Ｐ型及びＮ型ＭＯＳトランジスタのチャネル幅が全て等しい場合、前記Ｎ型ＭＯＳトランジスタのチャネル長は、前記Ｐ型ＭＯＳトランジスタのチャネル長に前記Ｐ型ＭＯＳトランジスタの直列段数を掛けた値以下のチャネル長で構成してもよい。
加えて、前記Ｐ型ＭＯＳトランジスタ又は前記Ｎ型ＭＯＳトランジスタの基板電位がそれぞれ制御できるように構成してもよい。
また、前記入力端子がゲート端子に接続され、前記直列接続したＰ型ＭＯＳトランジスタ同士の接続ノードと前記第２の電源との間に接続された１以上のＮ型ＭＯＳトランジスタを有する構成としてもよい。
更に、前記入力端子がゲート端子に接続され、前記直列接続したＰ型ＭＯＳトランジスタ同士の接続ノードと前記出力端子との間に接続された１以上のＮ型ＭＯＳトランジスタを有する構成としてもよい。
加えて、前記容量素子は、少なくともＰ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタの何れかで構成されており、前記Ｐ型ＭＯＳトランジスタ又は前記Ｎ型ＭＯＳトランジスタで構成された容量素子が共存する場合には、前記Ｐ型ＭＯＳトランジスタで構成された容量素子の容量値が、前記Ｎ型ＭＯＳトランジスタで構成された容量素子の容量値よりも大きくてもよいし、前記Ｐ型ＭＯＳトランジスタで構成された容量素子のチャネル長とチャネル幅との積が、前記Ｎ型ＭＯＳトランジスタで構成された容量素子のチャネル長とチャネル幅との積よりも大きくてもよい。
また、本半導体集積回路が半導体記憶装置に備えられる場合、前記直列に接続されたトランジスタの極性は、前記半導体記憶装置においてビット線と前記第１の電源又は第２の電源との間に直列に接続されたトランジスタのうちの、前記ビット線に接続されたトランジスタの極性と同一である構成としてもよい。
更に、本半導体集積回路が半導体記憶装置に備えられる場合、前記直列に接続されたトランジスタの直列段数は、前記半導体記憶装置においてビット線と前記第１の電源又は第２の電源との間に直列に接続されたトランジスタの直列段数と同一である構成としてもよい。
加えて、本半導体集積回路が半導体記憶装置に備えられる場合、前記直列に接続されたトランジスタは、前記半導体記憶装置においてビット線に接続されたトランジスタと同一の不純物濃度を注入したトランジスタで構成してもよい。
また、本半導体集積回路が、メモリアレイ部の電位とメモリアレイ部以外の電位とが異なる半導体記憶装置に備えられる場合、前記半導体集積回路に印加される前記第１の電位として、前記メモリアレイ部の電位と等しい電位が供給される構成としてもよい。
更に、半導体記憶装置中のメモリセルからの読み出しデータをセンスアンプ回路で増幅する、前記センスアンプ回路の起動タイミング生成用の遅延回路として用いられてもよいし、又は、 半導体記憶装置中のメモリセルへのデータの書き込みタイミング生成用の遅延回路として用いられてもよい。
加えて、前記容量素子を除いて、各Ｐ型ＭＯＳトランジスタのチャネル幅とチャネル長は全て同一の大きさで構成され、各Ｎ型ＭＯＳトランジスタのチャネル幅とチャネル長は全て同一の大きさで構成してもよい。
また、前記容量素子を除いて、各Ｐ型ＭＯＳトランジスタのそれぞれのゲート電極が並行に配置され、少なくとも前記Ｐ型ＭＯＳトランジスタ同士が共有する拡散領域が長方形に構成され、各Ｎ型ＭＯＳトランジスタのそれぞれのゲート電極が並行に配置され、少なくとも前記Ｎ型ＭＯＳトランジスタ同士が共有する拡散領域が長方形に構成してもよい。
更に、トランジスタのチャネル方向に対して垂直にＰウェルとＮウェルとが分離され、それぞれのウェル内に、前記容量素子を除く各Ｐ型ＭＯＳトランジスタと各Ｎ型ＭＯＳトランジスタとをそれぞれ配置する場合、前記容量素子は、前記各Ｐ型ＭＯＳトランジスタ又は前記各Ｎ型ＭＯＳトランジスタにそれぞれ隣接して配置され、更に、前記各Ｐ型ＭＯＳトランジスタ又は前記各Ｎ型ＭＯＳトランジスタのそれぞれのトランジスタ形成領域のトランジスタのチャネル方向に対して垂直方向の長さ以下でレイアウトされる構成としてもよく、前記容量素子の容量値を調節する場合には、トランジスタのチャネル方向に対して垂直方向の長さを維持したまま、トランジスタのチャネル方向と同一方向のサイズ変化によって前記容量素子の容量値を調整するように構成してもよい。
加えて、トランジスタのチャネル方向に対して垂直にＰウェルとＮウェルとが分離され、それぞれのウェル内に、前記容量素子を除く各Ｐ型ＭＯＳトランジスタと各Ｎ型ＭＯＳトランジスタとをそれぞれ配置する場合、前記容量素子は、前記各Ｐ型ＭＯＳトランジスタ又は前記各Ｎ型ＭＯＳトランジスタにそれぞれ隣接して配置され、更に、前記各Ｐ型ＭＯＳトランジスタ又は各Ｎ型ＭＯＳトランジスタのそれぞれのトランジスタ形成領域のトランジスタのチャネル方向と同一方向の長さ以下でレイアウトしてもよく、前記容量素子の容量値を調節する場合、トランジスタのチャネル方向と同一方向の長さを維持したまま、トランジスタのチャネル方向に対して垂直方向のサイズ変化によって、前記容量素子の容量値を調整するように構成してもよい。
以上説明したように、本発明にかかる半導体集積回路は、トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能であり、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に実現できる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
《実施形態１》
図１は、本発明の実施形態１に係る半導体集積回路の構成図である。
図１に示す半導体集積回路は、Ｐ型ＭＯＳトランジスタＭＰ１１、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２、容量素子Ｃ１を備える。更に、ＩＮは入力端子、ＯＵＴは出力端子、ＶＤＤは電源を示す。
Ｐ型ＭＯＳトランジスタＭＰ１１は、ゲート端子が入力端子ＩＮに接続され、ソース端子が電源ＶＤＤに、ドレイン端子が出力端子ＯＵＴにそれぞれ接続されている。Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２は、ゲート端子が入力端子ＩＮに接続され、出力端子ＯＵＴと接地電源の間に直列接続して構成されており、Ｎ型ＭＯＳトランジスタＭＮ１１のドレイン端子が出力端子ＯＵＴに接続され、Ｎ型ＭＯＳトランジスタＭＮ１２のソース端子が接地電源に接続されている。また、容量素子Ｃ１は、出力端子ＯＵＴと接地電源の間に接続されている。
以下、以上のように構成された本実施形態に係る半導体集積回路の動作を説明する。
先ず、入力端子ＩＮにＬレベルが印加された場合を説明する。この場合、Ｐ型ＭＯＳトランジスタＭＰ１１がオンし、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２はオフするため、出力端子ＯＵＴにＨレベルを出力する。この時、出力端子ＯＵＴに容量素子Ｃ１が接続されているため、容量素子Ｃ１の容量（厳密には、Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１のドレイン容量等も含まれる）とＰ型ＭＯＳトランジスタの駆動能力で決定する時間だけ遅延して出力端子ＯＵＴにＨレベルが出力される。
逆に、入力端子ＩＮにＨレベルが印加された場合には、Ｐ型ＭＯＳトランジスタＭＰ１１はオフし、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２がオンするため、出力端子ＯＵＴにＬレベルを出力する。この時、出力端子ＯＵＴに容量素子Ｃ１が接続されているため、容量素子Ｃ１の容量と直列接続したＮ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の総駆動能力で決定する時間だけ遅延して出力端子ＯＵＴにＬレベルが出力される。
ここで、駆動能力とは、トランジスタの飽和電流の絶対値と定義する。トランジスタの飽和電流は、トランジスタのチャネル幅とチャネル長を制御することで変化する。一般的なＭＯＳトランジスタでは、チャネル長とチャネル幅が同一なＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタの駆動能力を比較した場合、Ｎ型ＭＯＳトランジスタはＰ型ＭＯＳトランジスタの約２倍の駆動能力を持っている。言い換えれば、チャネル長を一定とした場合、Ｐ型ＭＯＳトランジスタのチャネル幅を２、Ｎ型ＭＯＳトランジスタのチャネル幅を１とすれば、ほぼ同等の駆動能力を持つこととなる。
以上のように、図１に示す半導体集積回路は、入力端子ＩＮに与えた信号レベルの反転レベルを、出力端子ＯＵＴが持つ容量と、入力端子ＩＮに与えた信号レベルに対応するＭＯＳトランジスタの駆動能力で決定する時間だけ遅延させて、出力端子ＯＵＴに出力する遅延素子であることがわかる。また、図１の回路を複数段、直列に連結することで、任意の遅延時間を得ることが可能である。勿論、容量素子Ｃ１の容量値や、各トランジスタの駆動能力を変更しても、任意の遅延時間を得ることが可能である。
前記において、直列接続したＮ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の何れかのゲート端子をＨレベル固定した場合でも、同一の動作を行うことは明らかである。また、直列接続したＮ型ＭＯＳトランジスタの段数が増加しても、同一の動作を行うことは明らかである。また、図１において、容量素子Ｃ１が接地電源に接続されているが、任意の固定電位に接続されている場合でも同一の動作を行うことは明らかである。
実際のデバイスにおいては、トランジスタの駆動能力が低く仕上がったり、逆に、トランジスタの駆動能力が高く仕上がったりといった、トランジスタ特性のばらつきが発生する。
例えば、トランジスタの仕上がりが、Ｎ型ＭＯＳトランジスタの駆動能力が低く、Ｐ型ＭＯＳトランジスタの駆動能力が高い場合（条件１）と、Ｎ型ＭＯＳトランジスタの駆動能力が低く、Ｐ型ＭＯＳトランジスタの駆動能力も低い場合（条件２）の動作を比較する。
入力端子ＩＮにＨレベルからＬレベルとなる信号が入力された場合を考える。
出力端子ＯＵＴは、出力端子ＯＵＴが持つ容量とＰ型ＭＯＳトランジスタＭＰ１１の駆動能力で決定する遅延時間後にＬレベルからＨレベルに変化する。
条件１の場合、オフ状態からオン状態となるＰ型ＭＯＳトランジスタＭＰ１１の駆動能力が高いため、遅延時間は短くなる。これに対して、条件２の場合、オフ状態からオン状態となるＰ型ＭＯＳトランジスタＭＰ１１の駆動能力が低いため、遅延時間は長くなる。
入力端子ＩＮにＬレベルからＨレベルとなる信号が入力された場合には、オフ状態からオン状態となるＮ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の総駆動能力に遅延時間が依存するが、条件１と条件２ではＮ型ＭＯＳトランジスタの駆動能力差がないため、遅延時間に差は生じない。
つまり、トランジスタの仕上がりが条件１と条件２の場合では、Ｐ型ＭＯＳトランジスタの特性変化によってのみ、遅延回路の遅延時間に差が生じてしまう。
よって、前記の条件間で、遅延回路の遅延時間の差を抑制するためには、Ｎ型ＭＯＳトランジスタの駆動能力に差はないので、予め、Ｐ型ＭＯＳトランジスタの駆動能力をＮ型ＭＯＳトランジスタの駆動能力よりも高く設定すればよい。
図１の構成の場合、Ｎ型ＭＯＳトランジスタは直列に２段に接続しているため、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２が同一の駆動能力で構成されている場合、出力端子ＯＵＴと接地電源間のＮ型ＭＯＳトランジスタの総駆動能力は１／２となる。また、Ｎ型ＭＯＳトランジスタが同一の駆動能力で直列に複数段接続している場合には、出力端子ＯＵＴと接地電源間のＮ型ＭＯＳトランジスタの総駆動能力は、Ｎ型ＭＯＳトランジスタの駆動能力を直列段数で割った値となる。
本発明者は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとが同一のチャネル幅とチャネル長の場合に、Ｐ型ＭＯＳトランジスタの駆動能力に対してＮ型ＭＯＳトランジスタの駆動能力がほぼ２倍であるような実際のデバイスにおいて、同一の温度と電圧条件において、条件１と条件２の遅延回路の特性を確認した。その結果、Ｐ型ＭＯＳトランジスタの駆動能力とＮ型ＭＯＳトランジスタの総駆動能力が等しい場合では、条件１と条件２の遅延回路の遅延時間の比率が７０％であったのに対して、Ｎ型ＭＯＳトランジスタの総駆動能力に対してＰ型ＭＯＳトランジスタの駆動能力を２倍以上とした場合では、条件１と条件２の遅延時間の比率が８０％以上に改善した。（条件１と条件２の遅延回路の遅延時間の比率が１００％に近づく程、条件間の遅延回路の遅延時間の差が抑制できていることを示している。）
以上のように、Ｐ型ＭＯＳトランジスタの駆動能力をＮ型ＭＯＳトランジスタの総駆動能力の２倍以上で構成することで、トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能となる。
前記のＰ型ＭＯＳトランジスタの駆動能力とＮ型ＭＯＳトランジスタの総駆動能力の関係を、トランジスタのチャネル幅とチャネル長で表すと以下の通りになる。ここで、Ｎ型ＭＯＳトランジスタはＰ型ＭＯＳトランジスタの約２倍の駆動能力を持っているとし、直列接続したＮ型ＭＯＳトランジスタは全て同一サイズで構成されるものとする。
先ず、各トランジスタのチャネル長が全て等しい場合を考えると、Ｐ型ＭＯＳトランジスタのチャネル幅は、Ｎ型ＭＯＳトランジスタのチャネル幅をＮ型ＭＯＳトランジスタの直列段数で割った値の４倍以上のチャネル幅であればよい。
次に、各トランジスタのチャネル幅が全て等しい場合を考えると、Ｐ型ＭＯＳトランジスタのチャネル長は、Ｎ型ＭＯＳトランジスタのチャネル長にＮ型ＭＯＳトランジスタの直列段数を掛けた値の１／４以下のチャネル長であればよいことになる。
《実施形態２》
図２は、本発明の実施形態２に係る半導体集積回路の構成図である。
図２は、図１の構成において、Ｐ型ＭＯＳトランジスタＭＰ１１の基板ノードを基板電位ＶＢＰに接続し、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の基板ノードを基板電位ＶＢＮに接続した構成である。
ＭＯＳトランジスタの基板電位を変化させると、ＭＯＳトランジスタの駆動能力を変化させることが可能である。
一般に、Ｐ型ＭＯＳトランジスタにソース端子であるＶＤＤ電源よりも低い電位を印加（フォワードバイアス）すれば、Ｐ型ＭＯＳトランジスタの駆動能力が上昇する。また、Ｎ型ＭＯＳトランジスタのソース端である接地電源よりも低い電位を印加（バックバイアス）すれば、Ｎ型ＭＯＳトランジスタの駆動能力が低下する。
つまり、Ｐ型ＭＯＳトランジスタＭＰ１１の基板ノードＶＢＰにＶＤＤ電源よりも低い電位を印加する、又は、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の基板ノードＶＢＮに接地電源よりも低い電位を印加すれば、図１で構成したトランジスタよりも小さなサイズで、前記の駆動能力の比率を満たすこと可能となり、その結果、より小面積に回路を構成することが可能となる。
図２の構成では、Ｎ型ＭＯＳトランジスタは直列に２段接続した構成であるが、直列段数が複数段であっても同一の動作と効果を有することは明らかである。また、全てのＮ型ＭＯＳトランジスタの基板電位を制御する必要はなく、任意のＮ型ＭＯＳトランジスタの基板電位を制御するだけでも同様の効果が得られることは明らかである。
《実施形態３》
図３は、本発明の実施形態３に係る半導体集積回路の構成図である。
図３は、図１の構成に、更に、電源ＶＤＤと、直列接続したＮ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の接続ノードＴ１との間に、ゲート端子を入力端子ＩＮに接続したＰ型ＭＯＳトランジスタＭＰ１２を追加した構成である。
本実施形態に係る半導体集積回路の動作を説明する。
先ず、入力端子ＩＮにＬレベルが入力された場合、Ｐ型ＭＯＳトランジスタＭＰ１２はオンし、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の接続ノードＴ１をＨレベルにするが、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２がオフしているため、図１の構成と同一の動作を行う。
次に、入力端子ＩＮにＨレベルが入力された場合、Ｐ型ＭＯＳトランジスタＭＰ１２はオフし、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２に影響を与えないため、図１の構成と同一の動作を行う。
以上のように、図３の構成は、図１と同一の動作を行うことがわかる。
図１の構成の場合、入力端子ＩＮがＬレベルの時、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の接続ノードＴ１の電位は、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２が両方共にオフしているため、不定レベルとなることがわかる。このため、入力端子ＩＮがＬレベルからＨレベルに変化し、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２がオフからオンになる場合、接続ノードＴ１の電位状態によって、遅延時間の変動が起こってしまう。
よって、図３のように、電源ＶＤＤと直列接続したＮ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の接続ノードＴ１の間に、ゲート端子を入力端子ＩＮに接続したＰ型ＭＯＳトランジスタＭＰ１２を追加すれば、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２がオフしている期間、接続ノードＴ１が必ずＨレベルになるため、遅延時間をより安定させることが可能となる。
図３の構成では、Ｎ型ＭＯＳトランジスタは直列に２段接続した構成であるが、直列段数を複数段で構成し、電源ＶＤＤとＮ型ＭＯＳトランジスタ同士のそれぞれの接続ノードの間に、入力端子ＩＮをゲート接続したＰ型ＭＯＳトランジスタをそれぞれ配置してあっても同一の動作と効果を有することは明らかである。
また、前記実施形態２で説明した基板ノードの制御を本実施形態に適用した場合においても、前記実施形態２と同様の効果が得られることは明らかである。
《実施形態４》
図４は、本発明の実施形態４に係る半導体集積回路の構成図である。
図４は、図３の構成において、Ｐ型ＭＯＳトランジスタＭＰ１２のソース端子を電源ＶＤＤから出力端子ＯＵＴに接続変更した構成である。
本実施形態に係る半導体集積回路の動作を説明する。
先ず、入力端子ＩＮにＬレベルが入力された場合、Ｐ型ＭＯＳトランジスタＭＰ１２がオンし、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の接続ノードＴ１をＨレベルにするが、Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２はオフしているため、図１の構成と同等の動作を行う。
次に、入力端子ＩＮにＨレベルが入力された場合、Ｐ型ＭＯＳトランジスタＭＰ１２はオフし、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２に影響を与えないため、図１の構成と同等の動作を行う。
以上のように、図４の構成は、図１と同等の動作を行うことがわかる。
図１の構成の場合、入力端子ＩＮがＬレベルの時、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の接続ノードＴ１の電位は、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２が両方共にオフしているため、不定レベルとなることがわかる。このため、入力端子ＩＮがＬレベルからＨレベルに変化し、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２がオフからオンになる場合、接続ノードＴ１の電位状態によって、遅延時間の変動が起こってしまう。
よって、図４のように、出力端子ＯＵＴと直列接続したＮ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の接続ノードＴ１の間に、ゲート端子を入力端子ＩＮに接続したＰ型ＭＯＳトランジスタＭＰ１２を追加すれば、Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２がオフしている期間、接続ノードＴ１が必ずＨレベルになるため、遅延時間をより安定させることが可能となる。
更に、Ｐ型ＭＯＳトランジスタＭＰ１２は出力端子ＯＵＴに対する追加の容量となるため、Ｐ型ＭＯＳトランジスタＭＰ１２によって追加された容量値分だけ、容量素子Ｃ１の容量値を小さく構成することが可能となり、結果的に、小面積化が可能となる。
図４の構成では、Ｎ型ＭＯＳトランジスタは直列に２段接続した構成であるが、直列段数を複数段で構成し、出力端子ＯＵＴとＮ型ＭＯＳトランジスタ同士のそれぞれの接続ノードの間に、入力端子ＩＮをゲート接続したＰ型ＭＯＳトランジスタをそれぞれ配置してあっても同一の動作と効果を有することは明らかである。
また、前記実施形態２で説明した基板ノードの制御を本実施形態に適用した場合においても、前記実施形態２と同様の効果が得られることは明らかである。
《実施形態５》
図５は、本発明の実施形態５に係る半導体集積回路の構成図である。
図５は、図４の構成において、容量素子Ｃ１を、Ｐ型ＭＯＳトランジスタＭＰ１による容量素子とＮ型ＭＯＳトランジスタＭＮ１による容量素子に置き換えた構成である。
Ｐ型ＭＯＳトランジスタＭＰ１は、ゲート端子を接地電源に接続し、ソース端子とドレイン端子を出力端子ＯＵＴに接続して構成され、Ｎ型ＭＯＳトランジスタＭＮ１はゲート端子をＶＤＤ電源に接続し、ソース端子とドレイン端子を出力端子ＯＵＴに接続して構成されている。
先ず、本実施形態に係る半導体集積回路は、図４における容量素子Ｃ１を、トランジスタで構成した容量素子に置き換えただけの構成であるため、前記実施形態４に記載した動作と効果を有していることは明らかである。
前記実施形態１でも説明したように、実際のデバイスにおいては、トランジスタの駆動能力が低く仕上がったり、逆に、トランジスタの駆動能力が高く仕上がったりといった、トランジスタ特性のばらつきが発生する。
一般に、トランジスタの駆動能力は、トランジスタのチャネル長の仕上がり幅に依存する。トランジスタのチャネル長が細く仕上がった場合には、トランジスタの駆動能力が高くなり、逆に、トランジスタのチャネル長が太く仕上がった場合には、トランジスタの駆動能力が低くなる。
よって、トランジスタの仕上がりが、Ｎ型ＭＯＳトランジスタの駆動能力が低く、Ｐ型ＭＯＳトランジスタの駆動能力が高い場合（条件１）と、Ｎ型ＭＯＳトランジスタの駆動能力が低く、Ｐ型ＭＯＳトランジスタの駆動能力も低い場合（条件２）では、Ｎ型ＭＯＳトランジスタのチャネル長の仕上がり幅に変化がなく、Ｐ型ＭＯＳトランジスタのチャネル長の仕上がり幅に大きな変化が生じる。
本実施形態のように、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタで容量素子を構成するような場合には、Ｐ型ＭＯＳトランジスタで構成される容量素子は、Ｎ型ＭＯＳトランジスタで構成される容量素子より小さくすればよい。又は、Ｎ型ＭＯＳトランジスタのみで容量素子を構成してもよい。
この結果、容量素子の容量値のばらつきによる遅延回路の遅延時間のばらつきを抑制することが可能となる。
一般に、図５に示したようなＭＯＳトランジスタで構成した容量素子の容量値は、トランジスタのチャネル長とチャネル幅の積に比例した容量値を持つ。ここで、Ｐ型ＭＯＳトランジスタで構成した容量素子とＮ型ＭＯＳトランジスタで構成した容量素子は、それぞれ同一のチャネル長とチャネル幅で構成した場合に、ほぼ同等の容量値を持つとすると、Ｐ型ＭＯＳトランジスタで構成された容量素子のチャネル長とチャネル幅の積が、Ｎ型ＭＯＳトランジスタで構成された容量素子のチャネル長とチャネル幅の積よりも小さくなるようにすればよい。
《実施形態６》
図６は、本発明の実施形態６に係る半導体集積回路の構成図である。
図６に示す半導体集積回路は、Ｎ型ＭＯＳトランジスタＭＮ２１、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２、容量素子Ｃ２を備える。更に、ＩＮは入力端子、ＯＵＴは出力端子、ＶＤＤは電源を示す。
Ｎ型ＭＯＳトランジスタＭＮ２１は、ゲート端子が入力端子ＩＮに接続され、ソース端子が接地電源に、ドレイン端子が出力端子ＯＵＴにそれぞれ接続されている。Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２は、ゲート端子が入力端子ＩＮに接続され、電源ＶＤＤと出力端子ＯＵＴの間に直列接続して構成されており、Ｐ型ＭＯＳトランジスタＭＰ２２のドレイン端子が出力端子ＯＵＴに接続され、Ｐ型ＭＯＳトランジスタＭＰ２１のソース端子が電源ＶＤＤに接続されている。また、容量素子Ｃ２は、出力端子ＯＵＴと接地電源の間に接続されている。
以下、以上のように構成された本実施形態に係る半導体集積回路の動作を説明する。
先ず、入力端子ＩＮにＨレベルが印加された場合を説明する。この場合、Ｎ型ＭＯＳトランジスタＭＮ２１がオンし、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２はオフするため、出力端子ＯＵＴにＬレベルを出力する。この時、出力端子ＯＵＴに容量素子Ｃ２が接続されているため、容量素子Ｃ２の容量（厳密には、Ｐ型ＭＯＳトランジスタＭＰ２２とＮ型ＭＯＳトランジスタＭＮ２１のドレイン容量等も含まれる）とＮ型ＭＯＳトランジスタの駆動能力で決定する時間だけ遅延して出力端子ＯＵＴにＬレベルが出力される。
逆に、入力端子ＩＮにＬレベルが印加された場合には、Ｎ型ＭＯＳトランジスタＭＮ２１はオフし、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２がオンするため、出力端子ＯＵＴにＨレベルを出力する。この時、出力端子ＯＵＴに容量素子Ｃ２が接続されているため、容量素子Ｃ２の容量と直列接続したＰ型ＭＯＳトランジスタＭＰ２１とＭＰ２２の総駆動能力で決定する時間だけ遅延して出力端子ＯＵＴにＨレベルが出力される。
ここで、駆動能力とは、前記実施形態１で説明したように、トランジスタの飽和電流の絶対値と定義する。
以上のように、図６に示す半導体集積回路は、入力端子ＩＮに与えた信号レベルの反転レベルを、出力端子ＯＵＴが持つ容量と、入力端子ＩＮに与えた信号レベルに対応するＭＯＳトランジスタの駆動能力とで決定する時間だけ遅延させて、出力端子ＯＵＴに出力する遅延素子であることがわかる。また、図６の回路を複数段、直列に連結することで、任意の遅延時間を得ることが可能である。勿論、容量素子Ｃ２の容量値や、各トランジスタの駆動能力を変更しても、任意の遅延時間を得ることが可能である。
前記において、直列接続したＰ型ＭＯＳトランジスタＭＰ２１とＭＰ２２の何れかのゲート端子をＬレベルに固定した場合でも、同一の動作を行うことは明らかである。また、直列接続したＰ型ＭＯＳトランジスタの段数が増加しても、同一の動作を行うことは明らかである。また、図６において、容量素子Ｃ２が接地電源に接続されているが、任意の固定電位に接続されている場合でも同一の動作を行うことは明らかである。
実際のデバイスにおいては、トランジスタの駆動能力が低く仕上がったり、逆に、トランジスタの駆動能力が高く仕上がったりといった、トランジスタ特性のばらつきが発生する。
例えば、トランジスタの仕上がりが、Ｐ型ＭＯＳトランジスタの駆動能力が低く、Ｎ型ＭＯＳトランジスタの駆動能力が高い場合（条件３）と、Ｐ型ＭＯＳトランジスタの駆動能力が低く、Ｎ型ＭＯＳトランジスタの駆動能力も低い場合（条件４）の動作を比較する。
入力端子ＩＮにＬレベルからＨレベルとなる信号が入力された場合を考える。
出力端子ＯＵＴは、出力端子ＯＵＴが持つ容量とＮ型ＭＯＳトランジスタＭＮ２１の駆動能力で決定する遅延時間後にＨレベルからＬレベルに変化する。
条件３の場合、オフ状態からオン状態となるＮ型ＭＯＳトランジスタＭＮ２１の駆動能力が高いため、遅延時間は短くなる。これに対して、条件４の場合、オフ状態からオン状態となるＮ型ＭＯＳトランジスタＭＮ２１の駆動能力が低いため、遅延時間は長くなる。
入力端子ＩＮにＨレベルからＬレベルとなる信号が入力された場合には、オフ状態からオン状態となるＰ型ＭＯＳトランジスタＭＰ２１とＭＰ２２の総駆動能力に遅延時間が依存するが、条件３と条件４ではＰ型ＭＯＳトランジスタの駆動能力差がないため、遅延時間に差は生じない。
つまり、トランジスタの仕上がりが条件３と条件４の場合では、Ｎ型ＭＯＳトランジスタの特性変化によってのみ、遅延回路の遅延時間に差が生じてしまう。
よって、前記の条件間で、遅延回路の遅延時間の差を抑制するためには、Ｐ型ＭＯＳトランジスタの駆動能力に差はないので、予め、Ｎ型ＭＯＳトランジスタの駆動能力をＰ型ＭＯＳトランジスタの駆動能力よりも高く設定すればよい。
図６の構成の場合、Ｐ型ＭＯＳトランジスタは直列に２段に接続しているため、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２が同一の駆動能力で構成されている場合、電源ＶＤＤと出力端子ＯＵＴの間のＰ型ＭＯＳトランジスタの総駆動能力は１／２となる。また、Ｐ型ＭＯＳトランジスタが同一の駆動能力で直列に複数段接続している場合には、電源ＶＤＤと出力端子ＯＵＴとの間のＰ型ＭＯＳトランジスタの総駆動能力は、Ｐ型ＭＯＳトランジスタの駆動能力を直列段数で割った値となる。
本発明者は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとが同一のチャネル幅とチャネル長の場合に、Ｐ型ＭＯＳトランジスタの駆動能力に対してＮ型ＭＯＳトランジスタの駆動能力がほぼ２倍であるような実際のデバイスにおいて、同一の温度と電圧条件において、条件３と条件４の遅延回路の特性を確認した。その結果、Ｐ型ＭＯＳトランジスタの総駆動能力とＮ型ＭＯＳトランジスタの駆動能力とが等しい場合では、条件３と条件４の遅延回路の遅延時間の比率が７０％であったのに対して、Ｐ型ＭＯＳトランジスタの総駆動能力に対してＮ型ＭＯＳトランジスタの駆動能力を２倍以上とした場合では、条件３と条件４の遅延時間の比率が８０％以上に改善した。（条件３と条件４の遅延回路の遅延時間の比率が１００％に近づく程、条件間の遅延回路の遅延時間の差が抑制できていることを示している。）
以上のように、Ｎ型ＭＯＳトランジスタの駆動能力をＰ型ＭＯＳトランジスタの総駆動能力の２倍以上で構成することで、トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能となる。
前記のＰ型ＭＯＳトランジスタの総駆動能力とＮ型ＭＯＳトランジスタの駆動能力との関係を、トランジスタのチャネル幅とチャネル長で表すと以下の通りになる。ここで、Ｎ型ＭＯＳトランジスタはＰ型ＭＯＳトランジスタの約２倍の駆動能力を持っているとし、直列接続したＰ型ＭＯＳトランジスタは全て同一サイズで構成されるものとする。
先ず、各トランジスタのチャネル長が全て等しい場合を考えると、Ｎ型ＭＯＳトランジスタのチャネル幅は、Ｐ型ＭＯＳトランジスタのチャネル幅をＰ型ＭＯＳトランジスタの直列段数で割った値以上のチャネル幅であればよい。
次に、各トランジスタのチャネル幅が全て等しい場合を考えると、Ｎ型ＭＯＳトランジスタのチャネル長は、Ｐ型ＭＯＳトランジスタのチャネル長にＰ型ＭＯＳトランジスタの直列段数を掛けた値以下のチャネル長であればよいことになる。
《実施形態７》
図７は、本発明の実施形態７に係る半導体集積回路の構成図である。
図７は、図６の構成において、Ｎ型ＭＯＳトランジスタＭＮ２１の基板ノードを基板電位ＶＢＮに接続し、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２の基板ノードを基板電位ＶＢＰに接続した構成である。
ＭＯＳトランジスタの基板電位を変化させると、ＭＯＳトランジスタの駆動能力を変化させることが可能である。
一般に、Ｐ型ＭＯＳトランジスタにソース端子であるＶＤＤ電源よりも高い電位を印加（バックバイアス）すれば、Ｐ型ＭＯＳトランジスタの駆動能力が低下する。また、Ｎ型ＭＯＳトランジスタのソース端である接地電源よりも高い電位を印加（フォワードバイアス）すれば、Ｎ型ＭＯＳトランジスタの駆動能力が上昇する。
つまり、Ｎ型ＭＯＳトランジスタＭＮ２１の基板ノードＶＢＮに接地電源よりも高い電位を印加する、又は、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２の基板ノードＶＢＰにＶＤＤ電源よりも高い電位を印加すれば、図６で構成したトランジスタよりも小さなサイズで、前記の駆動能力の比率を満たすこと可能となり、その結果、より小面積に回路を構成することが可能となる。
図７の構成では、Ｐ型ＭＯＳトランジスタは直列に２段接続した構成であるが、直列段数が複数段であっても同一の動作と効果を有することは明らかである。また、全てのＰ型ＭＯＳトランジスタの基板電位を制御する必要はなく、任意のＰ型ＭＯＳトランジスタの基板電位を制御するだけでも同様の効果が得られることは明らかである。
《実施形態８》
図８は、本発明の実施形態８に係る半導体集積回路の構成図である。
図８は、図６の構成に、更に、直列接続したＰ型ＭＯＳトランジスタＭＰ２１とＭＰ２２の接続ノードＴ２と接地電源との間に、ゲート端子を入力端子ＩＮに接続したＮ型ＭＯＳトランジスタＭＮ２２を追加した構成である。
本実施形態に係る半導体集積回路の動作を説明する。
先ず、入力端子ＩＮにＨレベルが入力された場合、Ｎ型ＭＯＳトランジスタＭＮ２２はオンし、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２との接続ノードＴ２をＬレベルにするが、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２がオフしているため、図６の構成と同一の動作を行う。
次に、入力端子ＩＮにＬレベルが入力された場合、Ｎ型ＭＯＳトランジスタＭＮ２２はオフし、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２に影響を与えないため、図６の構成と同一の動作を行う。
以上のように、図８の構成は、図６と同一の動作を行うことがわかる。
図６の構成の場合、入力端子ＩＮがＨレベルの時、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２の接続ノードＴ２の電位は、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２が両方共にオフしているため、不定レベルとなることがわかる。このため、入力端子ＩＮがＨレベルからＬレベルに変化し、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２がオフからオンになる場合、接続ノードＴ２の電位状態によって、遅延時間の変動が起こってしまう。
よって、図８のように、直列接続したＰ型ＭＯＳトランジスタＭＰ２１とＭＰ２２の接続ノードＴ２と接地電源との間に、ゲート端子を入力端子ＩＮに接続したＮ型ＭＯＳトランジスタＭＮ２２を追加すれば、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２がオフしている期間、接続ノードＴ２が必ずＬレベルになるため、遅延時間をより安定させることが可能となる。
図８の構成では、Ｐ型ＭＯＳトランジスタは直列に２段接続した構成であるが、直列段数を複数段で構成し、Ｐ型ＭＯＳトランジスタ同士のそれぞれの接続ノードと接地電源との間に、入力端子ＩＮをゲート接続したＮ型ＭＯＳトランジスタをそれぞれ配置してあっても同一の動作と効果を有することは明らかである。
また、前記実施形態７で説明した基板ノードの制御を本実施形態に適用した場合においても、前記実施形態７と同様の効果が得られることは明らかである。
《実施形態９》
図９は、本発明の実施形態９に係る半導体集積回路の構成図である。
図９は、図８の構成において、Ｎ型ＭＯＳトランジスタＭＮ２２のソース端子を接地電源から出力端子ＯＵＴに接続変更した構成である。
本実施形態に係る半導体集積回路の動作を説明する。
先ず、入力端子ＩＮにＨレベルが入力された場合、Ｎ型ＭＯＳトランジスタＭＮ２２がオンし、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２の接続ノードＴ２をＬレベルにするが、Ｐ型ＭＯＳトランジスタＭＰ２１、ＭＰ２２はオフしているため、図６の構成と同等の動作を行う。
次に、入力端子ＩＮにＬレベルが入力された場合、Ｎ型ＭＯＳトランジスタＭＮ２２はオフし、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２に影響を与えないため、図６の構成と同等の動作を行う。
以上のように、図９の構成は、図６と同等の動作を行うことがわかる。
図６の構成の場合、入力端子ＩＮがＨレベルの時、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２の接続ノードＴ２の電位は、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２が両方共にオフしているため、不定レベルとなることがわかる。このため、入力端子ＩＮがＨレベルからＬレベルに変化し、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２がオフからオンになる場合、接続ノードＴ２の電位状態によって、遅延時間の変動が起こってしまう。
よって、図９のように、直列接続したＰ型ＭＯＳトランジスタＭＰ２１とＭＰ２２の接続ノードＴ２と出力端子ＯＵＴとの間に、ゲート端子を入力端子ＩＮに接続したＮ型ＭＯＳトランジスタＭＮ２２を追加すれば、Ｐ型ＭＯＳトランジスタＭＰ２１とＭＰ２２がオフしている期間、接続ノードＴ２が必ずＬレベルになるため、遅延時間をより安定させることが可能となる。
更に、Ｎ型ＭＯＳトランジスタＭＮ２２は出力端子ＯＵＴに対する追加の容量となるため、Ｎ型ＭＯＳトランジスタＭＮ２２によって追加された容量値分だけ、容量素子Ｃ２の容量値を小さく構成することが可能となり、結果的に、小面積化が可能となる。
図９の構成では、Ｐ型ＭＯＳトランジスタは直列に２段接続した構成であるが、直列段数を複数段で構成し、Ｐ型ＭＯＳトランジスタ同士のそれぞれの接続ノードと出力端子ＯＵＴとの間に、入力端子ＩＮをゲート接続したＮ型ＭＯＳトランジスタをそれぞれ配置してあっても同一の動作と効果を有することは明らかである。
また、前記実施形態７で説明した基板ノードの制御を本実施形態に適用した場合においても、前記実施形態７と同様の効果が得られることは明らかである。
《実施形態１０》
図１０は、本発明の実施形態１０に係る半導体集積回路の構成図である。
図１０は、図９の構成において、容量素子Ｃ２を、Ｐ型ＭＯＳトランジスタＭＰ２による容量素子とＮ型ＭＯＳトランジスタＭＮ２による容量素子とに置き換えた構成である。
Ｐ型ＭＯＳトランジスタＭＰ２は、ゲート端子を接地電源に接続し、ソース端子とドレイン端子とを出力端子ＯＵＴに接続して構成され、Ｎ型ＭＯＳトランジスタＭＮ２はゲート端子をＶＤＤ電源に接続し、ソース端子とドレイン端子を出力端子ＯＵＴに接続して構成されている。
先ず、本実施形態に係る半導体集積回路は、図９における容量素子Ｃ２を、トランジスタで構成した容量素子に置き換えただけの構成であるため、前記実施形態９に記載した動作と効果を有していることは明らかである。
前記実施形態６でも説明したように、実際のデバイスにおいては、トランジスタの駆動能力が低く仕上がったり、逆に、トランジスタの駆動能力が高く仕上がったりといった、トランジスタ特性のばらつきが発生する。
一般に、トランジスタの駆動能力は、トランジスタのチャネル長の仕上がり幅に依存する。トランジスタのチャネル長が細く仕上がった場合には、トランジスタの駆動能力が高くなり、逆に、トランジスタのチャネル長が太く仕上がった場合には、トランジスタの駆動能力が低くなる。
よって、トランジスタの仕上がりが、Ｐ型ＭＯＳトランジスタの駆動能力が低く、Ｎ型ＭＯＳトランジスタの駆動能力が高い場合（条件３）と、Ｐ型ＭＯＳトランジスタの駆動能力が低く、Ｎ型ＭＯＳトランジスタの駆動能力も低い場合（条件４）では、Ｐ型ＭＯＳトランジスタのチャネル長の仕上がり幅に変化がなく、Ｎ型ＭＯＳトランジスタのチャネル長の仕上がり幅に大きな変化が生じる。
本実施形態のように、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとで容量素子を構成するような場合には、Ｐ型ＭＯＳトランジスタで構成される容量素子は、Ｎ型ＭＯＳトランジスタで構成される容量素子より大きくすればよい。又は、Ｐ型ＭＯＳトランジスタのみで容量素子を構成してもよい。
この結果、容量素子の容量値のばらつきによる遅延回路の遅延時間のばらつきを抑制することが可能となる。
一般に、図１０に示したようなＭＯＳトランジスタで構成した容量素子の容量値は、トランジスタのチャネル長とチャネル幅の積に比例した容量値を持つ。ここで、Ｐ型ＭＯＳトランジスタで構成した容量素子とＮ型ＭＯＳトランジスタで構成した容量素子とは、それぞれ同一のチャネル長とチャネル幅で構成した場合に、ほぼ同等の容量値を持つとすると、Ｐ型ＭＯＳトランジスタで構成された容量素子のチャネル長とチャネル幅の積が、Ｎ型ＭＯＳトランジスタで構成された容量素子のチャネル長とチャネル幅の積よりも大きくなるようにすればよい。
《実施形態１１》
本発明の遅延素子（遅延回路）を、スタティックランダムアクセスメモリ（以下、ＳＲＡＭと呼ぶ）等の半導体記憶装置用の遅延回路として用いる場合を説明する。
図１１は、ＳＲＡＭのメモリセルの回路構成を示した図である。
図１１に示すＳＲＡＭメモリセルは、アクセストランジスタＡ１とＡ２、ドライブトランジスタＤ１とＤ２、ロードトランジスタＬ１とＬ２を備える。更に、ＷＬはワード線、ＢＬ、ＮＢＬはビット線、ＶＤＤは電源を示す。
ＶＤＤ電源と接地電源との間にロードトランジスタＬ１（Ｌ２）とドライブトランジスタＤ１（Ｄ２）とから成るインバータをそれぞれ構成し、それぞれのインバータの入出力端子を接続して、フリップフロップを構成している。このフリップフロップで、データの記憶保持を行う。アクセストランジスタＡ１（Ａ２）は、ゲート端子がワード線ＷＬに接続され、ドレイン端子がビット線ＢＬ（ＮＢＬ）に接続され、ソース端子はインバータの入出力端子にそれぞれ接続されている。
以下、ＳＲＡＭメモリセルの動作の一例を簡単に説明する。
例えば、メモリセルのアクセストランジスタＡ１のソース端子側にＬレベル、アクセストランジスタＡ２のソース端子側にＨレベルが保持されていたとする。
ワード線ＷＬがＬレベルの時、ビット線ＢＬ、ＮＢＬは何れもＨレベルにプリチャージされている。ビット線ＢＬ、ＮＢＬのプリチャージ状態が解除され、ワード線ＷＬがＨレベルになると、オン状態となったアクセストランジスタＡ１とドライブトランジスタＤ１を介して、ビット線ＢＬの蓄積電荷を接地電源に放電しながら、ビット線ＢＬの電位はＨレベルからＬレベルに変化していく。ビット線ＢＬの変位速度は、アクセストランジスタＡ１とドライブトランジスタＤ１の能力で決定される。この時、ビット線ＮＢＬ側は、アクセストランジスタＡ２のソース端子側がＨレベルであるため、ビット線ＮＢＬに影響を与えず、ビット線ＮＢＬはプリチャージ状態であったＨレベルを維持する。
そして、前記の動作で生じたビット線ＢＬとＮＢＬの電位差を、センスアンプで増幅することで、メモリセルデータの読み出し動作が実施される。
以上の通り、メモリセルデータの読み出しは、メモリセルを構成しているアクセストランジスタとドライブトランジスタとを介してのみ行われ、その構成は、何れもＮ型ＭＯＳトランジスタで構成されており、また、アクセストランジスタとドライブトランジスタとは、直列に２段接続した構成であることがわかる。
よって、本発明の遅延回路を、ＳＲＡＭのような半導体記憶装置の読み出し動作における、センスアンプを起動するタイミングを生成するための遅延回路として用いる場合、読み出しの速度を決定しているアクセストランジスタとドライブトランジスタとのトランジスタ極性と同一のトランジスタ極性で、遅延時間が決定するような遅延回路を構成（前記実施形態１〜５で示した構成の場合、直列に接続したＮ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の部分に相当する）すれば、メモリセル特性（読み出し速度）に対する遅延回路の遅延時間の追随性を良化させることが可能である。
更に、メモリセル特性（読み出し速度）を決定しているアクセストランジスタとドライブトランジスタの直列段数と一致するように、遅延時間が決定するような遅延回路を構成（前記実施形態１〜５で示した構成の場合、直列に接続したＮ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の部分に相当する）すれば、メモリセル特性（読み出し速度）に対する遅延回路の遅延時間の追随性を良化させることが可能である。
本実施形態では、メモリセル特性が直列２段で決定するような場合であるが、メモリセル特性が直列２段以外で決定するような場合には、遅延回路の直列段数をメモリセル特性が決定する段数と一致するように構成すればよいことは明らかである。
一般に、ＳＲＡＭメモリセルのアクセストランジスタのコンダクタンスは、ドライブトランジスタのコンダクタンスよりも低く設定されるため、ビット線の蓄積電荷を接地電源に放電する速度は、ほぼアクセストランジスタ側の能力で決定される。よって、少なくともビット線に接続したアクセストランジスタのトランジスタ極性と同一なトランジスタ極性で構成しても、メモリセルの特性に対する遅延の追随性を良化させることが可能である。
更に、ＳＲＡＭメモリセルを構成するトランジスタは、一般的に、ＳＲＡＭメモリセル以外のトランジスタとは異なる不純物濃度を注入したトランジスタで構成される。よって、遅延回路の遅延時間を決定しているＮ型ＭＯＳトランジスタ（前記実施形態１〜５で示した構成の場合、直列に接続したＮ型ＭＯＳトランジスタＭＮ１１とＭＮ１２の部分に相当する）を、ＳＲＡＭメモリセルと同一の不純物濃度を注入したトランジスタで構成すれば、メモリセル特性（読み出し速度）に対する遅延回路の遅延時間の追随性を良化させることが可能である。
本実施形態は、メモリセル特性がＮ型ＭＯＳトランジスタで決定する場合において、遅延回路の遅延時間の追随性を良化させる方法であるため、前記実施形態１〜５で示した構成に対して有効な方法である。逆に、メモリセル特性がＰ型ＭＯＳトランジスタで決定する場合においては、前記実施形態６〜１０で示した構成に適用すれば同一の効果が得られることは明らかである。
《実施形態１２》
図１２は、ＳＲＡＭ等の半導体記憶装置の構成の一例を示した図である。
図１２に示す半導体記憶装置は、メモリアレイ１００、周辺回路２００、遅延回路３００を備える。更に、ＶＤＤＰは周辺回路用電源、ＶＤＤＭはメモリアレイ用電源を示す。
メモリアレイ１００は、例えば、図１１で示したＳＲＡＭメモリセルがマトリックス上に複数個配置されたものであり、図１１におけるＶＤＤ電源が、メモリアレイ用電源ＶＤＤＭに置き換わった構成である。周辺回路２００はメモリアレイ１００を制御する制御回路であって、周辺回路用電源ＶＤＤＰで駆動されている。遅延回路３００は、例えば、前記実施形態１１で示したように、センスアンプを起動するタイミングを生成するために用いられる。
図１３は前記遅延回路３００を構成する遅延回路の一例である。図１３に示した構成は、図５に示した構成において、電源ＶＤＤを全てメモリアレイ用電源ＶＤＤＭに置き換えた構成である。よって、その動作や効果等は前記実施形態５と同等である。
図１２に示した構成のように、メモリアレイ（メモリセル）の電源ＶＤＤＭとそれを制御する周辺回路の電源ＶＤＤＰが異なるような半導体記憶装置の場合、メモリセルの特性はメモリアレイ用電源ＶＤＤＭで決定する。よって、遅延回路３００の電源を、図１３のようにメモリアレイ用電源で構成する方が、メモリセル特性に対する遅延回路の遅延時間の追随性が良化することは明らかである。
《実施形態１３》
図１４は、ＳＲＡＭ等の半導体記憶装置の具体的構成の一例を示す図である。
図１４に示す半導体記憶装置には、メモリセル１０１、プリチャージ回路１０２、センスアンプ１０３、コントロール回路２０１、Ｒｏｗデコーダー２０２、センスアンプ起動タイミング生成回路２０３を備える。更に、ＷＬ０、ＷＬｘはワード線、ＢＬ、ＮＢＬはビット線、ＰＣＧはプリチャージ制御信号、ＩＣＬＫ１〜２は内部クロック信号、ＣＬＫはクロック、ＡＤｘはアドレス、Ｄｏｕｔはデータ出力、ＳＡＥはセンスアンプイネーブル信号を示す。説明を簡単にするため、図１４ではライト系回路は図示していない。
メモリセル１００は、ワード線ＷＬ０〜ＷＬｘとビット線ＢＬ、ＮＢＬにそれぞれ接続され、任意のワード線がＨレベル（活性状態）になると、Ｈレベルとなったワード線に接続したメモリセル１００に記憶保持していたデータをビット線ＢＬ、ＮＢＬに出力する。ワード線がＬレベル（非活性状態）の場合には、ビット線に影響を与えない。メモリセル１００の具体的な回路構成は、図１１に示した構成である。
プリチャージ回路１０２は、プリチャージ信号ＰＣＧとビット線ＢＬ、ＮＢＬに接続され、プリチャージ信号ＰＣＧがＬレベルの場合、プリチャージ回路１０２が活性状態となり、ビット線ＢＬ、ＮＢＬをＨレベルにプリチャージする。プリチャージ信号ＰＣＧがＨレベルの場合、プリチャージ回路１０２は非活性状態となり、ビット線に影響を与えない。
センスアンプ１０３は、ビット線ＢＬ、ＮＢＬに接続され、センスアンプ起動タイミング生成回路２０３の出力であるセンスアンプイネーブル信号ＳＡＥで制御される。センスアンプ１０３は、センスアンプイネーブル信号ＳＡＥがＨレベルで活性状態となり、ビット線ＢＬ、ＮＢＬの増幅結果をデータ出力Ｄｏｕｔに出力する。
コントロール回路２０１はクロックＣＬＫを入力とし、クロックＣＬＫに同期した内部クロックＩＣＬＫ１とＩＣＬＫ２、プリチャージ信号ＰＣＧを生成し、それらを、Ｒｏｗデコーダー２０２とセンスアンプ起動タイミング生成回路２０３とプリチャージ回路１０２にそれぞれ出力する。例えば、クロックＣＬＫがＬレベルからＨレベルになると、内部クロックＩＣＬＫ１とＩＣＬＫ２、プリチャージ信号ＰＣＧがそれぞれＬレベルからＨレベルに変化する。また、クロックＣＬＫがＨレベルからＬレベルになると、内部クロックＩＣＬＫ１とＩＣＬＫ２、プリチャージ信号ＰＣＧがそれぞれＨレベルからＬレベルに変化する。
Ｒｏｗデコーダー２０２は、内部クロックＩＣＬＫ１がＨレベルの時、入力されたアドレスＡＤｘによって任意のワード線ＷＬ０〜ＷＬｘを選択（Ｈレベル）する。内部クロックＩＣＬＫ１がＬレベルの時は、全てのワード線はＬレベルを出力する。
センスアンプ起動タイミング生成回路２０３は、内部クロックＩＣＬＫ２がＨレベルになると、一定時間経過後にセンスアンプ１０３を起動するためのセンスアンプイネーブル信号ＳＡＥ（Ｈレベル）を出力する。尚、センスアンプイネーブル信号ＳＡＥ（Ｈレベル）出力後に、コントロール回路２０１の内部クロックＩＣＬＫ１とＩＣＬＫ２、プリチャージ信号ＰＣＧをそれぞれＬレベルに制御するように構成されていてもよい。
内部クロックＩＣＬＫ２は内部クロックＩＣＬＫ１であってもよく、また、内部クロックＩＣＬＫ２は任意のワード線がＨレベルになった結果に基づいた信号であってもよい。
以下、前記構成の半導体記憶装置の動作の一例を説明する。
クロックＣＬＫがＬレベルの時、全てのワード線はＬレベル（非活性状態）である。この時、プリチャージ信号ＰＣＧはＬレベルで、プリチャージ回路１０２は活性状態となり、ビット線ＢＬ、ＮＢＬをＨレベルにプリチャージしている。
クロックＣＬＫがＨレベルになると、内部クロックＩＣＬＫ１がＨレベルとなり、アドレスＡＤｘで選択されたワード線ＷＬｘがＨレベルとなる。この時、プリチャージ信号ＰＣＧはＨレベルとなり、プリチャージ回路１０２は非活性状態となる。また、内部クロックＩＣＬＫ２もＨレベルになる。
選択されたワード線ＷＬｘに接続されたメモリセル１００は、そのメモリセル１００に記憶保持されていたデータによって、Ｈレベルにプリチャージされていたビット線ＢＬ、ＮＢＬのうちの何れか一方を、ＨレベルからＬレベルに変化させ、これにより、メモリセル１００からのデータの読み出しを行う。
同時に、内部クロックＩＣＬＫ２のＨレベルを受けたセンスアンプ起動タイミング生成回路２０３は、一定時間経過後にセンスアンプイネーブル信号ＳＡＥをＬレベルからＨレベルにし、センスアンプ１０３を活性状態にする。活性状態となったセンスアンプ１０３は、ビット線ＢＬ、ＮＢＬの電位差を増幅し、その増幅結果をデータ出力Ｄｏｕｔに出力する。
半導体記憶装置において、メモリセルからビット線に読み出した電位差をセンスアンプで増幅する場合、センスアンプが正常に増幅可能な電位差に到達したタイミングでセンスアンプを活性化する。このセンスアンプを活性化するタイミングの生成部分に遅延回路を用いる。本実施形態では、センスアンプ起動タイミング生成回路２０３がこれに相当する。
このセンスアンプ起動タイミング生成回路２０３を従来の遅延回路（特許文献１）によって構成した場合、遅延時間はＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの両方の特性で決定する構成であるため、トランジスタの仕上がりが、Ｎ型ＭＯＳトランジスタの駆動能力が低く、Ｐ型ＭＯＳトランジスタの駆動能力が高い場合（条件１）と、Ｎ型ＭＯＳトランジスタの駆動能力が低く、Ｐ型ＭＯＳトランジスタの駆動能力も低い場合（条件２）では、条件２のセンスアンプの起動タイミングの方が遅い。
これに対して、メモリセルからのデータの読み出し速度は、図１１に示したようにＮ型ＭＯＳトランジスタのみ（アクセストランジスタとドライブトランジスタ）で決定しており、Ｐ型ＭＯＳトランジスタの特性に影響されない。つまり、条件１でも条件２でもメモリセルからのデータの読み出し速度は変わらない。
よって、センスアンプを起動するタイミングは、必ず、条件１に合わせて設計することになる。
しかしながら、半導体記憶装置のアクセスタイムは、遅延回路の遅延時間が最も遅くなる条件２で決定するため、従来の遅延回路（特許文献１）のように、条件１と条件２の間で遅延回路の遅延時間に大きな差がある場合、アクセスタイム悪化の原因となってしまう。
よって、センスアンプ起動タイミング生成回路２０３に、本発明の遅延回路を適用すれば、条件１と条件２の間で遅延回路の遅延時間の変動を抑制することできるため、半導体記憶装置のアクセスタイムの悪化を最小限に抑制することが可能である。
《実施形態１４》
図１５は、ＳＲＡＭ等の半導体記憶装置の具体的構成のその他の一例を示す図である。
図１５に示す半導体記憶装置には、メモリセル１０１、プリチャージ回路１０２、ライトバッファ１０４、コントロール回路２０１、Ｒｏｗデコーダー２０２、ライトパルス生成回路２０４を備える。更に、ＷＬ０、ＷＬｘはワード線、ＢＬ、ＮＢＬはビット線、ＰＣＧはプリチャージ制御信号、ＩＣＬＫ１とＩＣＬＫ３は内部クロック信号、ＣＬＫはクロック、ＡＤｘはアドレス、Ｄｉｎはデータ入力、ＷＥＮはライトイネーブル信号を示す。説明を簡単にするため、リード系回路は図１５には図示していない。
メモリセル１００は、ワード線ＷＬ０〜ＷＬｘとビット線ＢＬ、ＮＢＬにそれぞれ接続され、任意のワード線がＨレベル（活性状態）になると、Ｈレベルとなったワード線に接続されたメモリセル１００に対して、ビット線ＢＬ、ＮＢＬからのデータが書き込まれる。ワード線がＬレベル（非活性状態）の場合には、ビット線に影響を与えない。メモリセル１００の具体的な回路構成は、図１１に示した構成である。
メモリセル１００へのデータの書き込みは、ワード線をＨレベルにした状態で、Ｈレベルにプリチャージされたビット線ＢＬ、ＮＢＬの何れか一方をＨレベルからＬレベルに変化させることで行われる。例えば、メモリセルにＬデータを書き込み場合、ビット線ＢＬ側をＬレベルに変化させる。逆に、メモリセルにＨデータを書き込み場合、ビット線ＮＢＬ側をＬレベルに変化させることで、メモリセルへのデータの書き込みを行う。
プリチャージ回路１０２は、プリチャージ信号ＰＣＧとビット線ＢＬ、ＮＢＬとに接続され、プリチャージ信号ＰＣＧがＬレベルの場合、プリチャージ回路１０２が活性状態となり、ビット線ＢＬ、ＮＢＬをＨレベルにプリチャージする。プリチャージ信号ＰＣＧがＨレベルの場合、プリチャージ回路１０２は非活性状態となり、ビット線に影響を与えない。
ライトバッファ１０４は、ビット線ＢＬ、ＮＢＬに接続され、ライトパルス生成回路２０４の出力であるライトイネーブル信号ＷＥＮで制御されており、データ入力Ｄｉｎから入力されたデータをビット線ＢＬ、ＮＢＬに出力し、メモリセル１００にデータを書き込む。
コントロール回路２０１はクロックＣＬＫを入力とし、クロックＣＬＫに同期した内部クロックＩＣＬＫ１とＩＣＬＫ３、プリチャージ信号ＰＣＧを生成し、それらを、Ｒｏｗデコーダー２０２とライトパルス生成回路２０４とプリチャージ回路１０２にそれぞれ出力する。例えば、クロックＣＬＫがＬレベルからＨレベルになると、内部クロックＩＣＬＫ１とＩＣＬＫ３、プリチャージ信号ＰＣＧがそれぞれＬレベルからＨレベルに変化する。また、クロックＣＬＫがＨレベルからＬレベルになると、内部クロックＩＣＬＫ１とＩＣＬＫ３、プリチャージ信号ＰＣＧがそれぞれＨレベルからＬレベルに変化する。
Ｒｏｗデコーダー２０２は、内部クロックＩＣＬＫ１がＨレベルの時、アドレスＡＤｘによって任意のワード線ＷＬ０〜ＷＬｘを選択（Ｈレベル）する。内部クロックＩＣＬＫ１がＬレベルの時は、全てのワード線はＬレベルを出力する。
ライトパルス生成回路２０４は、内部クロックＩＣＬＫ３がＨレベルになると、ライトバッファ１０４を活性化するためのライトイネーブル信号ＷＥＮをＨレベルにし、一定時間経過後（メモリセル１００にデータが書き込まれた後）にライトイネーブル信号ＷＥＮをＬレベルにして、ライトバッファ１０４を非活性状態にする。尚、ライトイネーブル信号ＷＥＮがＨレベルからＬレベルに変化後、コントロール回路２０１の内部クロックＩＣＬＫ１とＩＣＬＫ３、プリチャージ信号ＰＣＧをそれぞれＬレベルに制御するように構成されていてもよい。
内部クロックＩＣＬＫ３は内部クロックＩＣＬＫ１であってもよく、また、内部クロックＩＣＬＫ３は任意のワード線がＨレベルになった結果に基づいた信号であってもよい。
以下、前記構成の半導体記憶装置の動作の一例を説明する。
クロックＣＬＫがＬレベルの時、全てのワード線はＬレベル（非活性状態）である。この時、プリチャージ信号ＰＣＧはＬレベルで、プリチャージ回路１０２は活性状態となり、ビット線ＢＬ、ＮＢＬをＨレベルにプリチャージしている。
クロックＣＬＫがＨレベルになると、内部クロックＩＣＬＫ１がＨレベルとなり、アドレスＡＤｘで選択されたワード線ＷＬｘがＨレベルとなる。この時、プリチャージ信号ＰＣＧはＨレベルとなり、プリチャージ回路１０２は非活性状態となる。また、内部クロックＩＣＬＫ３もＨレベルになる。
内部クロックＩＣＬＫ３のＨレベルを受けたライトパルス生成回路２０４は、ライトイネーブル信号ＷＥＮをＬレベルからＨレベルにし、ライトバッファ１０４を活性化する。活性状態となったライトバッファ１０４は、データ入力Ｄｉｎからの入力データに基づいて、ビット線ＢＬ、ＮＢＬの何れか一方をＨレベルからＬレベルに変化させて、選択されたワード線ＷＬｘに接続したメモリセル１００に対して、データの書き込みが行われる。
一定時間経過後（メモリセル１００にデータが書き込まれた後）ライトイネーブル信号ＷＥＮはＨレベルからＬレベルに変化し、ライトバッファ１０４は非活性状態となる。
ライトバッファ１０４が非活性状態になれば、ワード線ＷＬｘをＬレベルにし、プリチャージ回路１０２を活性化して、ビット線ＢＬ、ＮＢＬを再びＨレベルにプリチャージすればよい。
半導体記憶装置において、メモリセルにデータの書き込みを行う場合、メモリセルが確実に書き込み完了できるまでの時間、ライトバッファを活性状態にしておく。このライトバッファを活性状態にしておくタイミングを生成する部分に遅延回路を用いる。本実施形態では、ライトパルス生成回路２０４がこれに相当する。
このライトパルス生成回路２０４を従来の遅延回路（特許文献１）によって構成した場合、遅延時間はＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとの両方の特性で決定する構成であるため、トランジスタの仕上がりが、Ｎ型ＭＯＳトランジスタの駆動能力が低く、Ｐ型ＭＯＳトランジスタの駆動能力が高い場合（条件１）と、Ｎ型ＭＯＳトランジスタの駆動能力が低く、Ｐ型ＭＯＳトランジスタの駆動能力も低い場合（条件２）とでは、条件２の方がライトイネーブル信号ＷＥＮのＨレベルの期間が長くなり、ライトバッファ１０４の活性状態の期間が長くなってしまう。
一般に、メモリセルへのデータの書き込み時間は、前記条件２に対して、条件１の方が書き込みに時間を要する。これはメモリセルを構成しているロードトランジスタ（図１１のＬ１又はＬ２）の影響によるものである。Ｐ型ＭＯＳトランジスタであるロードトランジスタの能力を高ければ書き込み難く、ロードトランジスタの能力が低ければ書き込み易くなる。
よって、ライトパルス生成回路２０４で生成するライトイネーブル信号ＷＥＮのＨレベル期間（ライトバッファ１０４の活性状態の期間）は、必ず、条件１に合わせて設計することになる。
しかしながら、半導体記憶装置のサイクルタイムは、ライトイネーブル信号ＷＥＮのＨレベルの期間が最も長くなる条件２で決定するため、従来の遅延回路（特許文献１）のように、条件１と条件２の間で遅延回路の遅延時間に大きな差がある場合、サイクルタイム悪化の原因となってしまう。
よって、ライトパルス生成回路２０４に、本発明の遅延回路を適用すれば、条件１と条件２の間で遅延回路の遅延時間の変動を抑制することできるため、半導体記憶装置のサイクルタイムの悪化を最小限に抑制することが可能である。
《実施形態１５》
図１６は、本発明の実施形態１５に係る半導体集積回路のレイアウト構成の一例を示す図である。
図１６に示す半導体集積回路は、Ｎウェル３１、Ｐウェル３２、ゲート電極３３、拡散領域３４、コンタクト３５、配線３６、ＰＭＯＳ容量素子４１、ＮＭＯＳ容量素子４２を備える。更に、ＩＮは入力端子、ＯＵＴは出力端子、ＶＤＤは電源、ＶＳＳは接地電源を示す。また、図１６に示したレイアウト構成は、図５の回路構成をレイアウトした場合の一例である。
図１６に示したように、Ｎウェル３１領域中にＰ型ＭＯＳトランジスタ（図５のＭＰ１１とＭＰ１２に対応）を、ゲート電極３３が並行に、また、それぞれの拡散領域３４を共有する形で隣接配置し、それぞれのトランジスタを同一のチャネル幅と同一のチャネル長で形成する。更に、Ｐ型ＭＯＳトランジスタ（図５のＭＰ１１とＭＰ１２に対応）に隣接して、同一のＮウェル３１領域中にＰ型ＭＯＳトランジスタで構成されたＰＭＯＳ容量素子４１（図５のＭＰ１）を構成する。
同様な構成で、Ｐウェル３２領域中にＮ型ＭＯＳトランジスタ（図５のＭＮ１１とＭＮ１２に対応）を、ゲート電極３３が並行に、また、それぞれの拡散領域３４を共有する形で隣接配置し、それぞれのトランジスタを同一のチャネル幅と同一のチャネル長で形成する。更に、Ｎ型ＭＯＳトランジスタ（図５のＭＮ１１とＭＮ１２に対応）に隣接して、同一のＰウェル３２領域中にＮ型ＭＯＳトランジスタで構成されたＮＭＯＳ容量素子４２（図５のＭＮ１）を構成する。
図１６に示すようなレイアウト構成にすれば、ゲート電極の方向やゲート電極の幅（チャネル幅）が揃い、更に、拡散領域に段差の生じないトランジスタを形成することできるため、製造工程における加工ばらつきに強いトランジスタを形成でき、加工ばらつきによるトランジスタ特性のばらつきを抑制することが可能である。
また、ＰＭＯＳ容量素子４１とＮＭＯＳ容量素子４２とを、容量素子以外のそれぞれのトランジスタに対して隣接配置するようにし、更に、容量素子以外のそれぞれのトランジスタのトランジスタ形成領域の高さ（図１６のＹで示される距離）以下になるように、それぞれの容量素子を形成する。そうすれば、トランジスタのチャネル方向にのみ、それぞれの容量素子のサイズを増減させることで自由に容量素子の容量値を変化させることができる。よって、レイアウトの拡張性が高く、遅延回路の遅延時間調整が容易なレイアウトを構成することが可能である。
本実施形態では、図５の回路におけるレイアウト構成の一例を説明したが、図１〜図１０の全ての回路に対して本実施形態のレイアウト構成が適用できることは明らかである。
《実施形態１６》
図１７は、本発明の実施形態１６に係る半導体集積回路のレイアウト構成の一例を示す図である。
図１７に示す半導体集積回路は、Ｎウェル３１、Ｐウェル３２、ゲート電極３３、拡散領域３４、コンタクト３５、配線３６、ＰＭＯＳ容量素子４１、ＮＭＯＳ容量素子４２を備える。更に、ＩＮは入力端子、ＯＵＴは出力端子、ＶＤＤは電源、ＶＳＳは接地電源を示す。また、図１７に示したレイアウト構成は、図５の回路構成をレイアウトした場合の別の一例である。
図１７に示したように、Ｎウェル３１領域中にＰ型ＭＯＳトランジスタ（図５のＭＰ１１とＭＰ１２に対応）を、ゲート電極３３が並行に、また、それぞれの拡散領域３４を共有する形で隣接配置し、それぞれのトランジスタを同一のチャネル幅と同一のチャネル長で形成する。更に、Ｐ型ＭＯＳトランジスタ（図５のＭＰ１１とＭＰ１２に対応）のチャネル方向に対して垂直方向に隣接して、同一のＮウェル３１領域中にＰ型ＭＯＳトランジスタで構成されたＰＭＯＳ容量素子４１（図５のＭＰ１）を構成する。
同様な構成で、Ｐウェル３２領域中にＮ型ＭＯＳトランジスタ（図５のＭＮ１１とＭＮ１２に対応）を、ゲート電極３３が並行に、また、それぞれの拡散領域３４を共有する形で隣接配置し、それぞれのトランジスタを同一のチャネル幅と同一のチャネル長で形成する。更に、Ｎ型ＭＯＳトランジスタ（図５のＭＮ１１とＭＮ１２に対応）のチャネル方向に対して垂直方向に隣接して、同一のＰウェル３２領域中にＮ型ＭＯＳトランジスタで構成されたＮＭＯＳ容量素子４２（図５のＭＮ１）を構成する。
図１７に示すようなレイアウト構成にすれば、ゲート電極の方向やゲート電極の幅（チャネル幅）が揃い、更に、拡散領域に段差の生じないトランジスタを形成することできるため、製造工程における加工ばらつきに強いトランジスタを形成でき、加工ばらつきによるトランジスタ特性のばらつきを抑制することが可能である。
また、ＰＭＯＳ容量素子４１とＮＭＯＳ容量素子４２とを、容量素子以外のそれぞれのトランジスタのチャネル方向に対して垂直方向に隣接配置するようにし、更に、容量素子以外のそれぞれのトランジスタのトランジスタ形成領域の幅（図１７のＸで示される距離）以下になるように、それぞれの容量素子を形成する。そうすれば、トランジスタのチャネル方向に対して垂直方向にのみ、それぞれの容量素子のサイズを増減させることで自由に容量素子の容量値を変化させることができる。よって、レイアウトの拡張性が高く、遅延回路の遅延時間調整が容易なレイアウトを構成することが可能である。
本実施形態では、図５の回路におけるレイアウト構成の一例を説明したが、図１〜図１０の全ての回路に対して本実施形態のレイアウト構成が適用できることは明らかである。
本発明にかかる半導体集積回路は、トランジスタの特性ばらつきによる、遅延回路の遅延時間の変動を抑制することが可能であり、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に実現できるという効果を有し、半導体記憶装置等の遅延回路として有用である。
本発明の実施形態１の半導体集積回路の構成を示す回路図である。 同実施形態２の半導体集積回路の構成を示す回路図である。 同実施形態３の半導体集積回路の構成を示す回路図である。 同実施形態４の半導体集積回路の構成を示す回路図である。 同実施形態５の半導体集積回路の構成を示す回路図である。 同実施形態６の半導体集積回路の構成を示す回路図である。 同実施形態７の半導体集積回路の構成を示す回路図である。 同実施形態８の半導体集積回路の構成を示す回路図である。 同実施形態９の半導体集積回路の構成を示す回路図である。 同実施形態１０の半導体集積回路の構成を示す回路図である。 同実施形態１１に係るＳＲＡＭメモリセルの具体的な構成を示す回路図である。 同実施形態１２に係る半導体記憶装置の構成の一例を示す図である。 同実施形態１２に係る遅延回路の具体的構成の一例を示す回路図である。 同実施形態１３に係る半導体記憶装置の具体的構成の一例を示す回路図である。 同実施形態１４に係る半導体記憶装置の具体的構成のその他の一例を示す回路図である。 同実施形態１５の半導体集積回路のレイアウト構成の一例を示す図である。 同実施形態１６の半導体集積回路のレイアウト構成の別の一例を示す図である。
３１ Ｎウェル
３２ Ｐウェル
３３ ゲート電極
３４ 拡散領域
３５ コンタクト
３６ 配線
４１ ＰＭＯＳ容量素子
４２ ＮＭＯＳ容量素子
１００ メモリセルアレイ
１０１ メモリセル
１０２ プリチャージ回路
１０３ センスアンプ
１０４ ライトバッファ
２００ 周辺回路
２０１ コントロール回路
２０２ Ｒｏｗデコーダー
２０３ センスアンプ起動タイミング生成回路
２０４ ライトパルス生成回路
３００ 遅延回路
ＭＰ１〜２、１１〜１２、
２１〜２２ Ｐ型ＭＯＳトランジスタ
ＭＮ１、２、１１、１２、
２１、２２ Ｎ型ＭＯＳトランジスタ
Ｃ１〜２ 容量素子
Ａ１〜２ アクセストランジスタ
Ｄ１〜２ ドライブトランジスタ
Ｌ１〜２ ロードトランジスタ
ＩＮ 入力端子
ＯＵＴ 出力端子
Ｔ１、Ｔ２ 接続ノード
ＷＬ、ＷＬ０、ＷＬｘ ワード線
ＢＬ、ＮＢＬ ビット線
ＰＣＧ プリチャージ制御信号
ＩＣＬＫ１〜３ 内部クロック信号
ＳＡＥ センスアンプイネーブル信号
ＷＥＮ ライトイネーブル信号
ＡＤｘ アドレス
ＣＬＫ クロック
Ｄｉｎ データ入力
Ｄｏｕｔ データ出力
ＶＤＤ 電源
ＶＤＤＰ 周辺回路用電源
ＶＤＤＭ メモリアレイ用電源
ＶＳＳ 接地電源

Claims (20)

  1. 第１の電源と第２の電源との間に直列に接続された第1のＰ型ＭＯＳトランジスタと２以上のＮ型ＭＯＳトランジスタを備え、
    入力端子が前記第1のＰ型ＭＯＳトランジスタのゲート端子と前記Ｎ型ＭＯＳトランジスタのゲート端子とに接続され、
    前記第1のＰ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとの接点である出力端子に接続された１以上の容量素子を有し、
    前記第1のＰ型ＭＯＳトランジスタの駆動能力が、前記２以上に直列接続したＮ型ＭＯＳトランジスタの駆動能力よりも大きく、
    更に、ゲート端子が前記入力端子に接続され、前記直列接続したＮ型ＭＯＳトランジスタ同士の接続ノードと前記第１の電源との間に接続された１以上の第２のＰ型ＭＯＳトランジスタを有する
    ことを特徴とする半導体集積回路。
  2. 第１の電源と第２の電源との間に直列に接続された第1のＰ型ＭＯＳトランジスタと２以上のＮ型ＭＯＳトランジスタを備え、
    入力端子が前記第1のＰ型ＭＯＳトランジスタのゲート端子と前記Ｎ型ＭＯＳトランジスタのゲート端子とに接続され、
    前記第1のＰ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとの接点である出力端子に接続された１以上の容量素子を有し、
    前記第1のＰ型ＭＯＳトランジスタの駆動能力が、前記２以上に直列接続したＮ型ＭＯＳトランジスタの駆動能力よりも大きく、
    更に、ゲート端子が前記入力端子に接続され、前記直列接続したＮ型ＭＯＳトランジスタ同士の接続ノードと前記出力端子との間に接続された１以上の第３のＰ型ＭＯＳトランジスタを有する
    ことを特徴とする半導体集積回路。
  3. 第１の電源と第２の電源との間に直列に接続された第1のＰ型ＭＯＳトランジスタと２以上のＮ型ＭＯＳトランジスタを備え、
    入力端子が前記第1のＰ型ＭＯＳトランジスタのゲート端子と前記Ｎ型ＭＯＳトランジスタのゲート端子とに接続され、
    前記第1のＰ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとの接点である出力端子に接続された１以上の容量素子を有し、
    前記第1のＰ型ＭＯＳトランジスタの駆動能力が、前記２以上に直列接続したＮ型ＭＯＳトランジスタの駆動能力よりも大きく、
    前記容量素子は、少なくともＰ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタの何れかで構成されており、
    前記Ｐ型ＭＯＳトランジスタ又は前記Ｎ型ＭＯＳトランジスタで構成された容量素子が共存する場合には、前記Ｐ型ＭＯＳトランジスタで構成された容量素子の容量値が、前記Ｎ型ＭＯＳトランジスタで構成された容量素子の容量値よりも小さい
    ことを特徴とする半導体集積回路。
  4. 第１の電源と第２の電源との間に直列に接続された第1のＰ型ＭＯＳトランジスタと２以上のＮ型ＭＯＳトランジスタを備え、
    入力端子が前記第1のＰ型ＭＯＳトランジスタのゲート端子と前記Ｎ型ＭＯＳトランジスタのゲート端子とに接続され、
    前記第1のＰ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとの接点である出力端子に接続された１以上の容量素子を有し、
    前記第1のＰ型ＭＯＳトランジスタの駆動能力が、前記２以上に直列接続したＮ型ＭＯＳトランジスタの駆動能力よりも大きく、
    前記容量素子は、少なくともＰ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタの何れかで構成されており、
    前記Ｐ型ＭＯＳトランジスタで構成された容量素子のチャネル長とチャネル幅との積が、前記Ｎ型ＭＯＳトランジスタで構成された容量素子のチャネル長とチャネル幅との積よりも小さい
    ことを特徴とする半導体集積回路。
  5. 前記請求項１〜４の何れかに記載の半導体集積回路において、
    前記２以上に直列接続したＮ型ＭＯＳトランジスタの総駆動能力を１とした場合に、前記第１のＰ型ＭＯＳトランジスタの駆動能力が２以上である
    ことを特徴とする半導体集積回路。
  6. 前記請求項１〜４の何れかに記載の半導体集積回路において、
    前記第１のＰ型及び前記２以上に直列接続したＮ型ＭＯＳトランジスタの各トランジスタのチャネル長が全て等しい場合、
    前記第１のＰ型ＭＯＳトランジスタのチャネル幅は、前記Ｎ型ＭＯＳトランジスタのチャネル幅を前記Ｎ型ＭＯＳトランジスタの直列段数で割った値の４倍以上のチャネル幅で構成されている
    ことを特徴とする半導体集積回路。
  7. 前記請求項１〜４の何れかに記載の半導体集積回路において、
    前記第１のＰ型及び前記２以上に直列接続したＮ型ＭＯＳトランジスタの各トランジスタのチャネル幅が全て等しい場合、
    前記第１のＰ型ＭＯＳトランジスタのチャネル長は、前記Ｎ型ＭＯＳトランジスタのチャネル長に前記Ｎ型ＭＯＳトランジスタの直列段数を掛けた値の１／４以下のチャネル長で構成されている
    ことを特徴とする半導体集積回路。
  8. 前記請求項１〜７の何れかに記載の半導体集積回路において、
    更に、前記第１のＰ型ＭＯＳトランジスタ又は前記２以上に直列接続したＮ型ＭＯＳトランジスタの基板電位がそれぞれ制御できるように構成されている
    ことを特徴とする半導体集積回路。
  9. 第１の電源と第２の電源との間に直列に接続された２以上のＰ型ＭＯＳトランジスタ及び第1のＮ型ＭＯＳトランジスタを備え、
    入力端子が前記第1のＮ型ＭＯＳトランジスタのゲート端子と前記Ｐ型ＭＯＳトランジスタのゲート端子とに接続され、
    前記Ｐ型ＭＯＳトランジスタと前記第1のＮ型ＭＯＳトランジスタとの接点である出力端子に接続された１以上の容量素子を有し、
    前記第1のＮ型ＭＯＳトランジスタの駆動能力が、前記２以上に直列接続したＰ型ＭＯＳトランジスタの駆動能力よりも大きく、
    更に、前記入力端子がゲート端子に接続され、前記直列接続したＰ型ＭＯＳトランジスタ同士の接続ノードと前記第２の電源との間に接続された１以上の第２のＮ型ＭＯＳトランジスタを有する
    ことを特徴とする半導体集積回路。
  10. 第１の電源と第２の電源との間に直列に接続された２以上のＰ型ＭＯＳトランジスタ及び第1のＮ型ＭＯＳトランジスタを備え、
    入力端子が前記第1のＮ型ＭＯＳトランジスタのゲート端子と前記Ｐ型ＭＯＳトランジスタのゲート端子とに接続され、
    前記Ｐ型ＭＯＳトランジスタと前記第1のＮ型ＭＯＳトランジスタとの接点である出力端子に接続された１以上の容量素子を有し、
    前記第1のＮ型ＭＯＳトランジスタの駆動能力が、前記２以上に直列接続したＰ型ＭＯＳトランジスタの駆動能力よりも大きく、
    更に、前記入力端子がゲート端子に接続され、前記直列接続したＰ型ＭＯＳトランジスタ同士の接続ノードと前記出力端子との間に接続された１以上の第３のＮ型ＭＯＳトランジスタを有する
    ことを特徴とする半導体集積回路。
  11. 第１の電源と第２の電源との間に直列に接続された２以上のＰ型ＭＯＳトランジスタ及び第1のＮ型ＭＯＳトランジスタを備え、
    入力端子が前記第1のＮ型ＭＯＳトランジスタのゲート端子と前記Ｐ型ＭＯＳトランジスタのゲート端子とに接続され、
    前記Ｐ型ＭＯＳトランジスタと前記第1のＮ型ＭＯＳトランジスタとの接点である出力端子に接続された１以上の容量素子を有し、
    前記第1のＮ型ＭＯＳトランジスタの駆動能力が、前記２以上に直列接続したＰ型ＭＯ Ｓトランジスタの駆動能力よりも大きく、
    前記容量素子は、少なくともＰ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタの何れかで構成されており、
    前記Ｐ型ＭＯＳトランジスタ又は前記Ｎ型ＭＯＳトランジスタで構成された容量素子が共存する場合には、前記Ｐ型ＭＯＳトランジスタで構成された容量素子の容量値が、前記Ｎ型ＭＯＳトランジスタで構成された容量素子の容量値よりも大きい
    ことを特徴とする半導体集積回路。
  12. 第１の電源と第２の電源との間に直列に接続された２以上のＰ型ＭＯＳトランジスタ及び第1のＮ型ＭＯＳトランジスタを備え、
    入力端子が前記第1のＮ型ＭＯＳトランジスタのゲート端子と前記Ｐ型ＭＯＳトランジスタのゲート端子とに接続され、
    前記Ｐ型ＭＯＳトランジスタと前記第1のＮ型ＭＯＳトランジスタとの接点である出力端子に接続された１以上の容量素子を有し、
    前記第1のＮ型ＭＯＳトランジスタの駆動能力が、前記２以上に直列接続したＰ型ＭＯ Ｓトランジスタの駆動能力よりも大きく、
    前記容量素子は、少なくともＰ型ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタの何れかで構成されており、
    前記Ｐ型ＭＯＳトランジスタで構成された容量素子のチャネル長とチャネル幅との積が、前記Ｎ型ＭＯＳトランジスタで構成された容量素子のチャネル長とチャネル幅との積よりも大きい
    ことを特徴とする半導体集積回路。
  13. 前記請求項９〜１２の何れかに記載の半導体集積回路において、
    前記２以上に直列接続したＰ型ＭＯＳトランジスタの総駆動能力を１とした場合に、前記第１のＮ型ＭＯＳトランジスタの駆動能力が２以上である
    ことを特徴とする半導体集積回路。
  14. 前記請求項９〜１２の何れかに記載の半導体集積回路において、
    前記２以上に直列接続したＰ型及び前記第１のＮ型ＭＯＳトランジスタの各トランジスタのチャネル長が全て等しい場合、
    前記第１のＮ型ＭＯＳトランジスタのチャネル幅は、前記Ｐ型ＭＯＳトランジスタのチャネル幅を前記Ｐ型ＭＯＳトランジスタの直列段数で割った値以上のチャネル幅で構成されている
    ことを特徴とする半導体集積回路。
  15. 前記請求項９〜１２の何れかに記載の半導体集積回路において、
    前記２以上に直列接続したＰ型及び前記第１のＮ型ＭＯＳトランジスタの各トランジスタのチャネル幅が全て等しい場合、
    前記第１のＮ型ＭＯＳトランジスタのチャネル長は、前記Ｐ型ＭＯＳトランジスタのチャネル長に前記Ｐ型ＭＯＳトランジスタの直列段数を掛けた値以下のチャネル長で構成されている
    ことを特徴とする半導体集積回路。
  16. 前記請求項９〜１５の何れかに記載の半導体集積回路において、
    更に、前記２以上に直列接続したＰ型ＭＯＳトランジスタ又は前記第１のＮ型ＭＯＳトランジスタの基板電位がそれぞれ制御できるように構成されている
    ことを特徴とする半導体集積回路。
  17. 前記請求項１〜１６の何れかに記載の半導体集積回路が半導体記憶装置に備えられる場合、
    前記直列に接続されたトランジスタの極性は、前記半導体記憶装置においてビット線と前記第１の電源又は第２の電源との間に直列に接続されたトランジスタのうちの、前記ビット線に接続されたトランジスタの極性と同一である
    ことを特徴とする半導体集積回路。
  18. 前記請求項１〜１６の何れかに記載の半導体集積回路が半導体記憶装置に備えられる場合、
    前記直列に接続されたトランジスタの直列段数は、前記半導体記憶装置においてビット線と前記第１の電源又は第２の電源との間に直列に接続されたトランジスタの直列段数と同一である
    ことを特徴とする半導体集積回路。
  19. 前記請求項１〜１８の何れかに記載の半導体集積回路が半導体記憶装置に備えられる場合、
    前記直列に接続されたトランジスタは、前記半導体記憶装置においてビット線に接続されたトランジスタと同一の不純物濃度を注入したトランジスタで構成される
    ことを特徴とする半導体集積回路。
  20. 前記請求項１〜１９の何れかに記載の半導体集積回路は、
    半導体記憶装置中のメモリセルからの読み出しデータをセンスアンプ回路で増幅する、前記センスアンプ回路の起動タイミング生成用の遅延回路として用いられる
    ことを特徴とする半導体集積回路。
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