JP2008219232A - 半導体集積回路 - Google Patents

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Abstract

【課題】回路面積の増大を招くことなく、トランジスタバラツキ耐性を持った遅延クロック回路を提供する。
【解決手段】入力クロック信号を遅延させる遅延クロック回路１６では、直列接続された第１および第２のインバータ１２，１３を有する構成要素が、縦続接続されている。遅延クロック制御回路１４は、構成要素の入力の遷移時において、第１および第２のインバータ１２，１３の接続ノードに貫通電流が流れ、電荷競合が所定時間発生するように、動作する。遅延クロック制御回路１４は、電源線ＶＤＤと接続ノードとの間に配置されており、ゲートに第２のインバータ１３の出力を受ける第１のＰ型トランジスタ１５を備えている。
【選択図】図３

Description

本発明は、入力クロック信号を遅延させる遅延クロック回路を備え、遅延クロック信号を、例えばセンスアンプのイネーブル信号等として用いる半導体集積回路に関する。
半導体記憶装置などに用いられるラッチ型センスアンプは、そのイネーブル信号を生成するために、タイミング生成回路を必要とする。タイミング生成回路は、最も簡易な構成としては、縦続接続された複数のインバータによって構成される。インバータのゲート段数を調整することにより、センスアンプのイネーブル信号を最適なタイミングで動作させることができる。
ある従来技術によれば、入力クロック信号の周波数変化に合わせて、遅延クロック信号の遅延時間を調整する。具体的には、入力クロック信号の立下りエッジを基準としたパルス信号をインバータ及びＮＡＮＤ、ＮＯＲ回路を組み合わせて生成し、遅延クロック信号を生成するインバータチェーンの各インバータの駆動能力を、このパルス信号によって変化させる（特許文献１参照）。
特開２００１−３４４９７２号公報
上述した従来技術では、入力クロック信号の周波数変化に応じて、最適なタイミングを生成することができる。ところが、インバータの駆動能力を変化させるためのパルス信号を生成するために、規模が大きな回路が必要となる。また、パルス信号の生成回路及び、インバータチェーンに用いられるインバータには、トランジスタのバラツキに対する遅延時間調整の施策がなされていない。
前記の問題に鑑み、本発明は、回路面積の増大を招くことなく、トランジスタバラツキ耐性を持った遅延クロック回路を提供することを目的とする。
本発明は、半導体集積回路として、入力クロック信号を遅延させる遅延クロック回路を備え、前記遅延クロック回路は、直列接続された第１および第２のインバータを有する構成要素が縦続接続されたものであり、前記各構成要素は、入力の遷移時において、前記第１および第２のインバータの接続ノードに貫通電流が流れ、電荷競合が所定時間発生するように動作する遅延クロック制御回路を備えているものである。
本発明によると、遅延クロック回路の各構成要素において、遅延クロック制御回路によって、入力の遷移時において、第１および第２のインバータの接続ノードに、貫通電流による電荷競合を所定時間発生させることができる。これにより、遅延クロック信号を、さらに遅延させることが可能となる。したがって、例えばセンスアンプイネーブル信号の活性化を、従来よりもさらに遅延させることができる。したがって、ビット線対の微小電位差の大きさを増大することができ、誤動作する確率を抑え、半導体集積回路の歩留まりを向上させることができる。
本発明によると、遅延クロック制御回路によって、入力の遷移時において、第１および第２のインバータの接続ノードに、貫通電流による電荷競合を所定時間発生させることができるので、遅延クロック信号をさらに遅延させることが可能となる。
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
図１は本発明に係る半導体集積回路の１つとしてのＳＲＡＭ（Static Random Access Memory）１００の構成例を示している。図１のＳＲＡＭ１００は、遅延クロック回路１０，１６，１９，２２と、メモリセルアレイ３０と、ロウデコーダアレイ４０と、書き込み補助回路５０と、リード/ライト回路アレイ７０とを備えている。リード／ライト回路アレイ７０はセンスアンプ２０およびデータ入力回路６０を含むアレイ構成になっている。
詳細に説明すると、遅延クロック回路１０，１６，１９，２２は、入力クロック信号ＣＬＫに応じて、センスアンプイネーブル(Sense Amp. Enable)信号ＳＡＥ、ワード線ＷＬをパルス制御するためのワード線パルス生成信号ＰＬＳＤＬＹ、および書き込み補助回路５０をパルス制御するための書き込みパルス生成信号ＰＷＤＬＹを出力する。これらの信号ＳＡＥ，ＰＬＳＤＬＹ，ＰＷＤＬＹが遅延クロック信号に相当する。センスアンプ２０は、センスアンプイネーブル信号ＳＡＥに応じて動作し、動作時にビット線対ＢＬ，ＮＢＬの微小電位差を検出し、出力する。メモリセルアレイ３０は、行列状に配列された複数のメモリセル８を備えている。複数のワード線ＷＬがメモリセルアレイ３０の行に対してそれぞれ設けられており、複数のビット線対ＢＬ，ＮＢＬがメモリセルアレイ３０の列に対してそれぞれ設けられている。
ロウデコーダアレイ４０は、メモリセルアレイ４０の行に対してそれぞれ設けられた複数のロウデコーダ９を備えている。ロウデコーダ９は、入力クロック信号ＣＬＫおよびワード線パルス生成信号ＰＬＳＤＬＹに応じて、ワード線ＷＬにパルス信号を出力する。書き込み補助回路５０は、メモリセルアレイ４０の列に対して設けられており、メモリセル８の電源ソース５１と接続されている。そして、書き込みパルス生成信号ＰＷＤＬＹに応じて、電源ソース５１にパルス信号を出力する。データ入力回路６０は、入力データ信号ＤＩに応じて、ビット線対ＢＬ、ＮＢＬに電位差を出力する。
図２は図１のＳＲＡＭ１００における従来技術に係る遅延クロック回路１０の概略構成例を示す図である。図２において、１２Ａは第１のインバータ、１３は第２のインバータであり、第１のインバータ１２Ａの出力と第２のインバータ１３の入力とが接続されている。図２に示すように、遅延クロック回路１０は、第１のインバータ１２Ａおよび第２のインバータ１３を１構成要素としたアレイ構造である。すなわち、遅延クロック回路１０は、直列接続された第１および第２のインバータ１２Ａ，１３を有する構成要素が、縦続接続されたものである。
図３は図１のＳＲＡＭ１００における本発明の実施形態に係る遅延クロック回路１６の概略構成例を示す図である。図３では、図２に示す従来技術の構成に加えて、遅延クロック制御回路１４が付された構成になっている。すなわち遅延クロック回路１６は、直列接続された第１および第２のインバータ１２，１３と、遅延クロック制御回路１４とを有する構成要素が縦続接続されたものである。遅延クロック制御回路１４は、第１および第２のインバータ１２，１３の接続ノードと、第２のインバータ１３の出力ノードとに接続されている。そして、後述するように、構成要素の入力の遷移時において、第１および第２のインバータ１２，１３の接続ノードに貫通電流が流れ、電荷競合が所定時間発生するように動作する。
そして図３の構成では、遅延クロック制御回路１４は、電源線ＶＤＤと第１および第２のインバータ１２，１３の接続ノードとの間に配置されており、ゲートに第２のインバータ１３の出力を受ける第１のＰ型トランジスタ１５を備えている。なお、第１のＰ型トランジスタ１５に代えて、多段に直列接続された複数のＰ型トランジスタを設けてもよい。また、第１のＰ型トランジスタ１５に代えて、インバータを設けてもよい。
また図３の構成では、第１のインバータ１２は、接地線ＶＳＳと第１および第２のインバータ１２，１３の接続ノードとの間に配置されており、多段（図では２段）に直列接続された複数のＮ型トランジスタ１２ａ，１２ｂを備えている。なお、第１および第２のインバータ１２，１３におけるＰ型およびＮ型トランジスタは、１個であってもよいし、多段に直列接続された複数個であってもよい。
図４は図１の構成において、図２の遅延クロック回路１０および図３の遅延クロック回路１６を採用した場合の動作を説明するためのタイミング図である。ここでは、リード動作の場合を取り上げており、図２の従来技術と図３の本実施形態とを比較して示している。
入力クロック信号ＣＬＫがロウデコーダ９に入力され、ロウデコーダ９の出力すなわちワード線ＷＬが活性化する。メモリセル８はワード線ＷＬの活性化に応じて、ビット線対ＢＬ，ＮＢＬに微小電位差を発生させる。一方で、入力クロック信号ＣＬＫは遅延クロック回路１０，１６に入力される。
図２の従来技術では、入力クロック信号ＣＬＫがＨｉｇｈ（以降、“Ｈ”）になると、第１のインバータ１２はＰ型トランジスタがオフ、Ｎ型トランジスタがオンすることになり、Ｌｏｗ（以降、“Ｌ”）を出力する。このため、次段の第２のインバータ１３の入力に“Ｌ”が印加される。そのため、第２のインバータ１３はＰ型トランジスタがオン、Ｎ型トランジスタがオフすることになり、“Ｈ”を出力する。ゲート段数を変えることにより、センスアンプイネーブル信号ＳＡＥの活性化タイミングを調整することができる。センスアンプ２０はセンスアンプイネーブル信号ＳＡＥの活性化に応じて、ビット線対ＢＬ，ＮＢＬの微小電位差を検出し、出力する。
一方、図３の本実施形態では、入力クロック信号ＣＬＫが“Ｌ”のとき、第１のインバータ１２はＰ型トランジスタがオン、Ｎ型トランジスタがオフしており、“Ｈ”を出力する。このため、次段の第２のインバータ１３の入力に“Ｈ”が印加される。そのため、第２のインバータ１３はＰ型トランジスタがオフ、Ｎ型トランジスタがオンすることになり、“Ｌ”を出力する。第２のインバータ１３の出力“Ｌ”が、遅延クロック制御回路１４の第１のＰ型トランジスタ１５のゲートに入力される。この結果、第１のＰ型トランジスタ１５はオンする。
入力クロック信号ＣＬＫが“Ｈ”になると、第１のインバータ１２はＰ型トランジスタがオフ、Ｎ型トランジスタがオンすることになり、“Ｌ”を出力する。この時点では、遅延クロック制御回路１４の第１のＰ型トランジスタ１５はオンしており、この結果、第１のインバータ１２のＮ型トランジスタによる電荷放電と、第１のＰ型トランジスタ１５による電荷充電との貫通電流による電荷競合が一定時間、発生する。その後、次段の第２のインバータ１３の入力に“Ｌ”が印加される。そのため、第２のインバータ１３はＰ型トランジスタがオン、Ｎ型トランジスタがオフすることになり、“Ｈ”を出力する。ゲート段数を変えるだけでなく、遅延クロック制御回路１４の第１のＰ型トランジスタ１５を加えることにより、貫通電流による電荷競合を一定時間発生させることができ、センスアンプイネーブル信号ＳＡＥの活性化タイミングを調整することができる。センスアンプ２０はセンスアンプイネーブル信号ＳＡＥの活性化に応じて、ビット線対ＢＬ，ＮＢＬの微小電位差を検出し、出力する。
以上の通り、本実施形態に係る図３の遅延クロック回路１６を採用することによって、遅延クロック制御回路１４の第１のＰ型トランジスタ１５と第１のインバータ１２のＮ型トランジスタとによって、貫通電流による電荷競合を一定時間発生させることができる。これにより、センスアンプイネーブル信号ＳＡＥの活性化を従来技術よりもさらに遅延させることができる。つまり、トランジスタ素子を１つ追加するだけで、大幅な面積増大を招くことなく、トランジスタバラツキ、特にＳＲＡＭ１００においてＰ型トランジスタの駆動能力が大きくＮ型トランジスタの駆動能力が小さい場合において、センスアンプイネーブル信号ＳＡＥの活性化を従来技術よりもさらに遅延させることができる。したがって、ビット線対ＢＬ，ＮＢＬの微小電位差の大きさを増大することができ、誤動作する確率を抑え、ＳＲＡＭおよびＳＲＡＭを搭載する半導体集積回路の歩留まりを向上させることができる。
なお、貫通電流による電荷競合が発生する所定時間は、入力クロック信号ＣＬＫの立ち上がりエッジ間隔よりも短いことが望ましい。
また、図３の遅延クロック回路１６において、第１のインバータ１２が有する多段に直列接続された複数のＮ型トランジスタのゲート幅の和は、遅延クロック制御回路１４の第１のＰ型トランジスタ１５のゲート幅の２倍以上４０倍以下であることが望ましい。このゲート幅の比率が２倍未満の場合、第１のインバータ１２のＮ型トランジスタによる電荷を放電する駆動能力が、遅延クロック制御回路１４の第１のＰ型トランジスタ１５による電荷を充電する駆動能力に劣ることとなり、遅延クロック回路１６が誤動作してしまう。一方、このゲート幅の比率が４０倍を超えた場合、貫通電流による電荷競合を発生させて遅延時間を増大させる効果がほとんどなくなる。したがって、上述のゲート幅の制限内で設計を行うことにより、センスアンプイネーブル信号ＳＡＥの活性化タイミングを最適とすることができる。
図５は図１のＳＲＡＭ１００における本発明の実施形態に係る遅延クロック回路１９の概略構成例を示す図である。図５では、図２に示す従来技術の構成に加えて、遅延クロック制御回路１７が付された構成になっている。すなわち遅延クロック回路１９は、直列接続された第１および第２のインバータ１２，１３と、遅延クロック制御回路１７とを有する構成要素が縦続接続されたものである。遅延クロック制御回路１７は、第１および第２のインバータ１２，１３の接続ノードと、第２のインバータ１３の出力ノードとに接続されている。また遅延クロック制御回路１７は、図３の遅延クロック制御回路１４と対比すると、第１のＰ型トランジスタ１５に加えて、第２のＰ型トランジスタ１８を備えている。第２のＰ型トランジスタ１８は、電源線ＶＤＤと第１および第２のインバータ１２，１３の接続ノードとの間に、第１のＰ型トランジスタ１５と並列に配置されており、ゲートに第１の外部信号ＴＥを受ける。すなわち第２のＰ型トランジスタ１８は第１の外部信号ＴＥに応じてそのオンオフが制御される。
図６は図１の構成において、図５の遅延クロック回路１９を採用した場合の動作を説明するためのタイミング図である。ここでは、リード動作の場合を取り上げている。また第１の外部信号ＴＥは通常動作とテスト動作とを切り替える信号として説明する。また、ＳＲＡＭ１００の基本的な動作は図４と同様であるため、説明を省略する。
通常動作では、第１の外部信号ＴＥは“Ｈ”になり、第２のＰ型トランジスタ１８をオフにする。このとき、遅延クロック制御回路１７において遅延クロック信号をさらに遅延させるトランジスタは第１のＰ型トランジスタ１５のみとなり、図３の構成と同様の効果が得られる。
テスト動作では、第１の外部信号ＴＥは“Ｌ”になり、第２のＰ型トランジスタ１８をオンにする。このとき、遅延クロック制御回路１７において、第１のＰ型トランジスタ１５に加えて第２のＰ型トランジスタ１８が、遅延クロック信号をさらに遅延させるトランジスタとして動作する。これにより、図３の構成よりもさらに遅延時間が増大する。
以上の通り、本実施形態に係る図５の遅延クロック回路１９を採用した場合、テスト動作のとき、遅延クロック制御回路１７の第１および第２のＰ型トランジスタ１５，１８と第１のインバータ１２のＮ型トランジスタとによって、貫通電流による電荷競合を一定時間発生させることができる。これにより、センスアンプイネーブル信号ＳＡＥの活性化をさらに遅延させることができる。つまり、トランジスタ素子をさらに１つ追加するだけで、大幅な面積増大を招くことなく、テスト動作時におけるセンスアンプイネーブル信号ＳＡＥの活性化をさらに遅延させることができる。したがって、ビット線対ＢＬ，ＮＢＬの微小電位差の大きさを増大することができ、誤動作する確率を抑え、ＳＲＡＭおよびＳＲＡＭを搭載する半導体集積回路の故障検出箇所の特定および故障検出率の向上を促進することができるとともに、歩留まりを向上させることができる。
なお、第１の外部信号ＴＥは通常動作とテスト動作とを切り替える信号だけに限定されない。例えば、第１の外部信号ＴＥを定常的に“Ｌ”とすることにより、センスアンプイネーブル信号ＳＡＥの活性化をさらに遅延させることができる。したがって、ビット線対ＢＬ，ＮＢＬの微小電位差の大きさを増大することができ、誤動作する確率を抑えることも可能である。
また図５の構成において、第１のＰ型トランジスタ１５を省略しても良い。
また、図５の遅延クロック回路１９において、第１のインバータ１２が有する多段に直列接続された複数のＮ型トランジスタのゲート幅の和は、遅延クロック制御回路１７の第１および第２のＰ型トランジスタ１５，１８のゲート幅の和の２倍以上４０倍以下であることが望ましい。このゲート幅の比率が２倍未満の場合、第１のインバータ１２のＮ型トランジスタによる電荷を放電する駆動能力が、遅延クロック制御回路１７の第１および第２のＰ型トランジスタ１５，１８による電荷を充電する駆動能力に劣ることとなり、遅延クロック回路１９が誤動作してしまう。一方、このゲート幅の比率が４０倍を超えた場合、貫通電流による電荷競合を発生させて遅延時間を増大させる効果がほとんどなくなる。したがって、上述のゲート幅の制限内で設計を行うことにより、センスアンプイネーブル信号ＳＡＥの活性化タイミングを最適とすることができる。
図７は図１のＳＲＡＭ１００における本発明の実施形態に係る遅延クロック回路２２の概略構成例を示す図である。図７では、図３の遅延クロック回路１６に加えて、Ｐ型トランジスタ用基板制御回路２３およびＮ型トランジスタ用基板制御回路２４が付された構成になっている。Ｐ型トランジスタ用基板制御回路２３は第２の外部信号ＢＥに応じて、信号ＶＤＤＢＢによって、遅延クロック制御回路１４における第１のＰ型トランジスタ１５の基板電位を制御する。Ｎ型トランジスタ用基板制御回路２４は同じく第２の外部信号ＢＥに応じて、信号ＶＳＳＢＢによって、第１のインバータ１２における複数のＮ型トランジスタ１２ａ，１２ｂの基板電位を制御する。
図８は図１の構成において、図７の遅延クロック回路２２を採用した場合の動作を説明するためのタイミング図である。ここでは、リード動作の場合を取り上げている。また第２の外部信号ＢＥは通常動作とテスト動作とを切り替える信号として説明する。また、ＳＲＡＭ１００の基本的な動作は図４と同様であるため、説明を省略する。
通常動作では、第２の外部信号ＢＥに応じて、Ｐ型トランジスタ用基板制御回路２３は出力信号ＶＤＤＢＢによって第１のＰ型トランジスタ１５の基板にバイアスを印加せず、またＮ型トランジスタ用基板制御回路２４は出力信号ＶＳＳＢＢによって第１のインバータ１２のＮ型トランジスタの基板にバイアスを印加しない。これにより、第１のＰ型トランジスタ１５および第１のインバータ１２のＮ型トランジスタ１２ａ，１２ｂの閾値電圧に変化はなく、図３と同様の効果が得られる。
テスト動作では、第２の外部信号ＢＥ２５に応じて、Ｐ型トランジスタ用基板制御回路２３は出力信号ＶＤＤＢＢによって第１のＰ型トランジスタ１５の基板に順バイアスを印加し、Ｎ型トランジスタ用基板制御回路２４は出力信号ＶＳＳＢＢによって第１のインバータ１２のＮ型トランジスタ１２ａ，１２ｂの基板に逆バイアスを印加する。これにより、第１のＰ型トランジスタ１５は、閾値電圧の絶対値が減少するため電流駆動能力が増大し、第１のインバータ１２のＮ型トランジスタ１２ａ，１２ｂは、閾値電圧の絶対値が増加するため電流駆動能力が減少することから、接続ノードにおいて電荷競合が発生し、図３よりもさらに遅延時間が増大する。
以上の通り、本実施形態に係る図７の遅延クロック回路２２を採用した場合、テスト動作のとき、遅延クロック制御回路１４における第１のＰ型トランジスタ１５の閾値電圧の絶対値を減少させるとともに、第１のインバータ１２におけるＮ型トランジスタ１２ａ，１２ｂの閾値電圧の絶対値を増加させることができる。このため、第１のＰ型トランジスタ１５の駆動能力が増大するとともに、第１のインバータ１２のＮ型トランジスタ１２ａ，１２ｂの駆動能力が減少するので、貫通電流による電荷競合を一定時間発生させることができる。これにより、テスト動作時のセンスアンプイネーブル信号ＳＡＥの活性化をさらに遅延させることができる。したがって、ビット線対ＢＬ，ＮＢＬの微小電位差の大きさを増大することができ、誤動作する確率を抑え、ＳＲＡＭ及びＳＲＡＭを搭載する半導体集積回路の故障検出箇所の特定および故障検出率の向上を促進することができるとともに、歩留まりを向上させることができる。
なお、第２の外部信号ＢＥは通常動作とテスト動作とを切り替える信号だけに限定されない。例えば、第２の外部信号ＢＥ２５によって、定常的に、第１のＰ型トランジスタ１５の基板に順バイアスを印加し、第１のインバータ１２のＮ型トランジスタ１２ａ，１２ｂの基板に逆バイアスを印加するようにしてもよい。これにより、センスアンプイネーブル信号ＳＡＥの活性化をさらに遅延させることができ、ビット線対ＢＬ，ＮＢＬの微小電位差の大きさを増大することができ、誤動作する確率を抑えることも可能である。また図７において、Ｐ型トランジスタ用基板制御回路２３またはＮ型トランジスタ制御回路２４のいずれか一方のみを設けるようにしてもかまわない。
図９は図１のＳＲＡＭ１００におけるロウデコーダ９の概略構成例を示す図である。図９において、ロウデコーダ９は、アドレス信号ＡＤによって選択されたとき、ワード線ＷＬにパルス信号を出力する。入力クロック信号ＣＬＫはワード線ＷＬに出力するパルス信号の立ち上がり側のパルスエッジを生成する。ワード線パルス生成信号ＰＬＳＤＬＹはワード線ＷＬに出力するパルス信号の立ち下がり側のパルスエッジを生成する。そしてロウデコーダ９は、遅延クロック回路１６，１９，２２から出力された遅延クロック信号を、ワード線パルス生成信号ＰＬＳＤＬＹとして受ける。
図１０は図９のロウデコーダ９を含む図１のＳＲＡＭ１００の動作を説明するためのタイミング図である。ここではリード動作の場合を取り上げている。また図１０では、通常動作とセンスアンプイネーブル信号ＳＡＥが遅延した場合の動作とを示している。ここでは、通常動作は設計時に設定した動作タイミングであり、これに対してプロセス、電圧、温度、周波数など様々な条件がばらついた場合に、センスアンプイネーブル信号ＳＡＥが遅延したものとする。
図１０において、入力クロック信号ＣＬＫがロウデコーダ９に入力され、ロウデコーダ９の出力すなわちワード線ＷＬが活性化する。メモリセル８はワード線ＷＬの活性化に応じてビット線対ＢＬ，ＮＢＬに微小電位差を発生させる。一方で、入力クロック信号ＣＬＫは遅延クロック回路１６，１９，２２に入力される。センスアンプ２０は遅延クロック回路１６，１９，２２の出力であるセンスアンプイネーブル信号ＳＡＥの活性化に応じて、ビット線対ＢＬ，ＮＢＬの微小電位差を検出し、出力する。
ロウデコーダ９の出力すなわちワード線ＷＬは、遅延クロック回路１６，１９，２２の出力であるワード線パルス生成信号ＰＬＳＤＬＹに応じて不活性化する。様々な条件がばらついたとしても、センスアンプイネーブル信号ＳＡＥとワード線パルス生成信号ＰＬＳＤＬＹとは同一の遅延クロック回路１６，１９，２２から出力されているため、それぞれのタイミングは条件のバラツキに対して同様の傾向を示す。したがって、センスアンプイネーブル信号ＳＡＥが遅延した場合、ワード線パルス生成信号ＰＬＳＤＬＹも同様に遅延する。これにより、ワード線ＷＬのパルス幅が広がることになる。
以上の通り、図１および図９の構成によると、ワード線パルス生成信号ＰＬＳＤＬＹとセンスアンプイネーブル信号ＳＡＥとは、そのタイミングが条件バラツキに対して同様の傾向を示す。したがって、センスアンプイネーブル信号ＳＡＥが遅延した場合、ワード線パルス生成信号ＰＬＳＤＬＹも同様に遅延し、ワード線ＷＬのパルス幅が広がることになる。よって、ビット線対ＢＬ，ＮＢＬの微小電位差も増大し、誤動作する確率を抑え、ＳＲＡＭおよびＳＲＡＭを搭載する半導体集積回路の歩留まりを向上させることができる。
なお、センスアンプイネーブル信号ＳＡＥとワード線パルス生成信号ＰＬＳＤＬＹは、同じ遅延クロック回路１６，１９，２２からの出力ではあるが、必ずしも同じゲート段数から出力されていなくとも良い。
図１１は図１のＳＲＡＭ１００におけるロウデコーダレプリカ（ＲＤＲ）２９の概略構成例を示す図である。図１１において、ロウデコードレプリカ２９は、ロウデコーダ９と同一構成からなり、アドレス信号ＡＤを受ける代わりに、常に選択される様に、電源電圧ＶＤＤまたは電源電圧ＶＤＤに準ずる信号を受ける。すなわち、アドレス信号ＡＤによって選択されたロウデコーダ９と同一タイミングで、パルス信号をワード線遅延信号ＷＬＤＬＹとして出力する。ロウデコーダレプリカ２９から出力されたワード線遅延信号ＷＬＤＬＹは、遅延クロック回路１６，１９，２２に入力クロック信号として入力される。
以上の通り、図１１の構成によると、ロウデコーダ９と同一構成からなるロウデコーダレプリカ２９から送られるワード線遅延信号ＷＬＤＬＹは、ワード線ＷＬとほぼ同じタイミングで活性化される。このため、遅延クロック回路１６，１９，２２に入力されるタイミングのバラツキを抑えることが可能である。なお、ワード線パルス生成信号ＰＬＳＤＬＹは省略されても良い。
図１２は図１のＳＲＡＭ１００において、メモリセルレプリカ３２を用いた場合の動作を示すタイミング図である。図１において、メモリセルレプリカアレイ３６は、メモリセル８と同一構成からなるメモリセルレプリカ３２が複数個、行状に配置されたものである。そして、メモリセルレプリカ３２の列に対してレプリカビット線対ＲＢＬ，ＲＮＢＬが設けられている。またメモリセルレプリカ遅延信号ＭＥＭＤＬＹは、レプリカビット線対ＲＢＬ，ＲＮＢＬに所定の電位差が生じたか否かを示す信号であり、ここではレプリカビット線対ＲＢＬ，ＲＮＢＬに所定の電位差が生じたとき“Ｈ”になるものとする。そして、遅延クロック回路１９は、メモリセルレプリカ遅延信号ＭＥＭＤＬＹ３５を、第２の外部信号ＴＥの代わりに、遅延クロック制御回路１７における第２のＰ型トランジスタ１８のゲートに受ける。
図１の構成によれば、メモリセル８のバラツキをメモリセルレプリカ３２が反映することになる。このため、図１２に示すように、メモリセル８およびメモリセルレプリカ３２の電荷引き抜きが早い場合、遅延クロック回路１９内の第２のＰ型トランジスタ１８をオフするタイミングが早いため、センスアンプイネーブル信号ＳＡＥによってセンスアンプ２０が起動するタイミングも早くなる。一方、メモリセル８およびメモリセルレプリカ３２の電荷引き抜きが遅い場合、遅延クロック回路１９内の第２のＰ型トランジスタ１８がオンしている期間が長くなり、オフするタイミングが遅くなるため、センスアンプイネーブル信号ＳＡＥによってセンスアンプ２０が起動するタイミングも遅くなる。
このように、メモリセル８のバラツキによらず、ビット線対ＢＬ，ＮＢＬの微小電位差が十分に確保された状態で、センスアンプ２０が起動することになり、したがって、歩留まりを向上させることができる。
図１３は図１のＳＲＡＭ１００における書き込み補助回路５０の構成例を示す図である。図１３の構成では、電源ソース５１が電圧降下し過ぎない様に、Ｐ型トランジスタを用いて、電荷を引き抜いている。図１において、書き込み補助回路５０はメモリセル８の列に対して設けられており、書き込み補助パルス信号ＰＷＰＬＳがパルスを出力している期間、メモリセルの電源ソース５１の電位を下げる。書き込み補助パルス信号ＰＷＰＬＳは、書き込みイネーブル信号ＷＥおよび、遅延クロック回路１６，１９，２２から出力された遅延クロック信号としての書き込みパルス生成信号ＰＷＤＬＹから生成される。書き込みパルス生成信号ＰＷＤＬＹは書き込み補助パルス信号ＰＷＰＬＳのパルスエッジを生成する。
図１４は図１のＳＲＡＭ１００において、書き込み補助回路５０を用いた場合の動作を示すタイミング図である。上述したように、書き込み補助回路５０の入力信号である書き込み補助パルス信号ＰＷＰＬＳは、そのパルスエッジが、書き込みパルス生成信号ＰＷＤＬＹ５から生成されている。ここで、最も書き込みが行いにくいプロセスバラツキ、つまりＰ型トランジスタの駆動能力が大きくＮ型トランジスタの駆動能力が小さい場合、遅延回路１６，１９，２２は、従来の遅延回路１０と比較し、活性化するタイミングを遅延することができる。したがって、書き込みパルス生成信号ＰＷＤＬＹの活性化が遅延されることから、書き込み補助パルス信号ＰＷＰＬＳのパルス幅が大きくなる。これにより、書き込み補助回路５０の出力である電源ソース５１の電位を下げ、書き込みが行いやすいようにすることができる。
図１５は図１のＳＲＡＭ１００のレイアウトの概略構成例を示す図である。図１５において、１６，１９，２１は遅延クロック回路、３０はメモリセルアレイ、４０はロウデコーダアレイ、７０は複数のリード/ライト回路が列状に配列されたリード/ライト回路アレイ、８０は信号制御回路である。遅延クロック制御回路１４，１７は、遅延クロック回路１６，１９，２１との距離に対し、メモリセルアレイ３０、ロウデコーダアレイ４０およびリード/ライト回路アレイ７０との距離の方が長くなる位置に配置されている。
図１５の構成のように、信号制御回路８０内に遅延クロック制御回路１４，１７を配置することによって、レイアウト面積の増大を抑え、ロウデコーダアレイ４０およびリード/ライト回路アレイ７０への配線リソースを確保することができる。
図１６および図１７は図３および図７の遅延クロック回路１６，２２のレイアウトの概略構成例を示す図である。図１６および図１７において、ゲート電極が延びる方向をゲート幅方向、ゲート幅方向の垂直方向をゲート長方向と定義すると、遅延クロック回路１６，２２は、第１のインバータ１２のＰ型トランジスタのソース及びドレインと、第２のインバータ１３のＰ型トランジスタのソース及びドレインとが、ほぼ一直線にレイアウトされている。また、第２のインバータ１３のＰ型トランジスタのソース及びドレインと、遅延クロック制御回路１４，１７が有する第１のＰ型トランジスタ１５のソース及びドレインとが、ほぼ一直線にレイアウトされている。
以上の通り、図１６および図１７の構成によれば、拡散領域が、ゲート長方向にほぼ一直線にレイアウトされている。これにより、トランジスタの特性バラツキを低減することができる。このため、遅延クロック回路１６，２２から出力される信号のタイミングバラツキを抑えることが可能となる。
図１８は図３および図７の遅延クロック回路１６，２２のレイアウトの概略構成例を示す図である。図１８において、ゲート電極が延びる方向をゲート幅方向、ゲート幅方向の垂直方向をゲート長方向と定義すると、遅延クロック回路１６，２２は、第１のインバータ１２のＰ型トランジスタのソース及びドレインと、第２のインバータ１３のＰ型トランジスタのソース及びドレインとが、ほぼ一直線にレイアウトされている。また、第１のインバータ１２のＰ型トランジスタのソース及びドレインと、遅延クロック制御回路１４，１７が有する第１のＰ型トランジスタ１５のソース及びドレインとが、ほぼ一直線にレイアウトされている。
以上の通り、図１８の構成によれば、拡散領域が、ゲート長方向にほぼ一直線にレイアウトされている。これにより、トランジスタの特性バラツキを低減することができる。このため、遅延クロック回路１６，２２から出力される信号のタイミングバラツキを抑えることが可能となる。
なお、本発明は上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。例えば、ここでは、ＳＲＡＭを用いて説明を行ったが、ＤＲＡＭやその他の半導体記憶装置でも変形して実施することができる。
本発明によると、回路面積の増大を招くことなく、半導体集積回路にトランジスタバラツキ耐性を持たせることができる。したがって例えば、センスアンプを含む半導体記憶装置、特にＳＲＡＭ、詳しくは、マイクロプロセッサ用のキャッシュメモリ等として有用である。
本発明に係る半導体集積回路の１つとしてのＳＲＡＭの構成例を示すブロック図である。 図１のＳＲＡＭにおける従来技術の遅延クロック回路の概略構成例を示す回路図である。 図１のＳＲＡＭにおける本発明の実施形態に係る遅延クロック回路の概略構成例を示す回路図である。 図１の構成において、図２および図３の遅延クロック回路を採用した場合の動作を説明するためのタイミング図である。 図１のＳＲＡＭにおける本発明の実施形態に係る遅延クロック回路の概略構成例を示す回路図である。 図１の構成において、図５の遅延クロック回路を採用した場合の動作を説明するためのタイミング図である。 図１のＳＲＡＭにおける本発明の実施形態に係る遅延クロック回路の概略構成例を示す回路図である。 図１の構成において、図７の遅延クロック回路を採用した場合の動作を説明するためのタイミング図である。 図１のＳＲＡＭにおけるロウデコーダの概略構成例を示す回路図である。 図９のロウデコーダを含む図１のＳＲＡＭの動作を説明するためのタイミング図である。 図１のＳＲＡＭにおけるロウデコーダレプリカの概略構成例を示す回路図である。 図１のＳＲＡＭにおいて、メモリセルレプリカを用いた場合の動作を示すタイミング図である。 図１のＳＲＡＭにおける書き込み補助回路の概略構成例を示す回路図である。 図１のＳＲＡＭにおいて、書き込み補助回路を用いた場合の動作を示すタイミング図である。 図１のＳＲＡＭのレイアウトの概略構成例を示す図である。 本実施形態に係る遅延クロック回路のレイアウトの概略構成例を示す図である。 本実施形態に係る遅延クロック回路のレイアウトの概略構成例を示す図である。 本実施形態に係る遅延クロック回路のレイアウトの概略構成例を示す図である。
符号の説明
１６，１９，２２ 遅延クロック回路
１２ 第１のインバータ
１２ａ，１２ｂ Ｎ型トランジスタ
１３ 第２のインバータ
１４，１７ 遅延クロック制御回路
１５ 第１のＰ型トランジスタ
１８ 第２のＰ型トランジスタ
２３ Ｐ型トランジスタ用基板制御回路
２４ Ｎ型トランジスタ用基板制御回路
８ メモリセル
３０ メモリセルアレイ
２０ センスアンプ
９ ロウデコーダ
２９ ロウデコーダレプリカ
３２ メモリセルレプリカ
３６ メモリセルレプリカアレイ
５０ 書き込み補助回路
５１ 電源ソース
ＣＬＫ 入力クロック信号
ＴＥ 第１の外部信号
ＢＥ 第２の外部信号
ＷＬ ワード線
ＢＬ，ＮＢＬ ビット線対
ＡＤ アドレス信号
ＳＡＥ センスアンプイネーブル信号
ＰＬＳＤＬＹ ワード線パルス生成信号
ＷＬＤＬＹ ワード線遅延信号
ＲＢＬ，ＲＮＢＬ レプリカビット線対
ＭＥＭＤＬＹ メモリセルレプリカ遅延信号
ＰＷＰＬＳ 書き込み補助パルス信号
ＰＷＤＬＹ 書き込みパルス生成信号

Claims (15)

  1. 入力クロック信号を遅延させる遅延クロック回路を備え、
    前記遅延クロック回路は、
    第１および第２のインバータを有する構成要素が、縦続接続されたものであり、
    前記各構成要素は、
    入力の遷移時において、前記第１および第２のインバータの接続ノードに貫通電流が流れ、電荷競合が所定時間発生するように動作する遅延クロック制御回路を備えている
    ことを特徴とする半導体集積回路。
  2. 請求項１において、
    前記所定時間は、前記入力クロック信号の立ち上がりエッジ間隔よりも短い
    ことを特徴とする半導体集積回路。
  3. 請求項１において、
    前記遅延クロック制御回路は、
    電源線と前記接続ノードとの間に配置されており、ゲートに前記第２のインバータの出力を受ける第１のＰ型トランジスタを備え、
    前記第１のインバータは、
    接地線と前記接続ノードとの間に配置されており、多段に直列接続された複数のＮ型トランジスタを備えている
    ことを特徴とする半導体集積回路。
  4. 請求項３において、
    前記複数のＮ型トランジスタのゲート幅の和は、前記第１のＰ型トランジスタのゲート幅の２倍以上４０倍以下である
    ことを特徴とする半導体集積回路。
  5. 請求項３において、
    前記遅延クロック制御回路は、
    電源線と前記接続ノードとの間に配置されており、ゲートに第１の外部信号を受ける第２のＰ型トランジスタを備えている
    ことを特徴とする半導体集積回路。
  6. 請求項５において、
    前記複数のＮ型トランジスタのゲート幅の和は、前記第１および第２のＰ型トランジスタのゲート幅の和の２倍以上４０倍以下である
    ことを特徴とする半導体集積回路。
  7. 請求項５において、
    前記第１の外部信号は、通常動作とテスト動作とを切り替える信号であり、テスト動作時に、前記第２のＰ型トランジスタをオンさせるものである
    ことを特徴とする半導体集積回路。
  8. 請求項３において、
    第２の外部信号に応じて、前記第１のＰ型トランジスタおよび前記複数のＮ型トランジスタの基板電位を制御する基板制御回路をさらに備えている
    ことを特徴とする半導体集積回路。
  9. 請求項８において、
    前記第２の外部信号は、通常動作とテスト動作とを切り替える信号であり、
    前記基板制御回路は、
    テスト動作時に、前記第１のＰ型トランジスタの基板に順バイアスを印加するとともに、前記複数のＮ型トランジスタの基板に逆バイアスを印加する
    ことを特徴とする半導体集積回路。
  10. 請求項１において、
    複数のメモリセルが行列状に配列されたメモリセルアレイと、
    前記メモリセルの行に対してそれぞれ設けられた複数のワード線と、
    前記メモリセルの列に対してそれぞれ設けられた複数のビット線対と、
    前記ビット線対の微小電位差を増幅するセンスアンプと、
    アドレス信号によって選択されたとき、前記ワード線にパルス信号を出力するロウデコーダとを備え、
    前記センスアンプは、前記遅延クロック回路から出力された遅延クロック信号を、センスアンプイネーブル信号として受けるものであり、
    前記ロウデコーダは、前記遅延クロック回路から出力された遅延クロック信号を、前記パルス信号のパルスエッジを生成するワード線パルス生成信号として受けるものである
    ことを特徴とする半導体集積回路。
  11. 請求項１０において、
    前記ロウデコーダと同一構成からなり、アドレス信号を受けないで、選択された前記ロウデコーダと同一タイミングでパルス信号を出力するロウデコーダレプリカを備え、
    前記ロウデコーダレプリカから出力された前記パルス信号が、前記遅延クロック回路に、前記入力クロック信号として入力される
    ことを特徴とする半導体集積回路。
  12. 請求項５において、
    複数のメモリセルが行列状に配列されたメモリセルアレイと、
    前記メモリセルの行に対してそれぞれ設けられた複数のワード線と、
    前記メモリセルの列に対してそれぞれ設けられた複数のビット線対と、
    前記ビット線対の微小電位差を増幅するセンスアンプと、
    前記メモリセルと同一構成からなるメモリセルレプリカが複数個、列状に配列されたメモリセルレプリカアレイと、
    前記メモリセルレプリカの列に対して設けられたレプリカビット線対とを備え、
    前記センスアンプは、前記遅延クロック回路から出力された遅延クロック信号を、センスアンプイネーブル信号として受けるものであり、
    前記遅延クロック回路は、前記レプリカビット線対に所定の電位差が生じたか否かを示す信号を、前記第１の外部信号の代わりに、前記遅延クロック制御回路における前記第２のＰ型トランジスタのゲートに受けるものである
    ことを特徴とする半導体集積回路。
  13. 請求項１において、
    複数のメモリセルが行列状に配列されたメモリセルアレイと、
    前記メモリセルの列に対して設けられており、書き込み補助パルス信号がパルスを出力している期間、前記メモリセルの電源ソースの電位を下げる書き込み補助回路とを備え、
    前記書き込み補助パルス信号のパルスエッジは、前記遅延クロック回路から出力された遅延クロック信号によって生成されている
    ことを特徴とする半導体集積回路。
  14. 請求項３において、
    前記遅延クロック回路は、
    前記第１のインバータのＰ型トランジスタのソース及びドレインと、前記第２のインバータのＰ型トランジスタのソース及びドレインとが、ほぼ一直線にレイアウトされており、かつ、
    前記第２のインバータのＰ型トランジスタのソース及びドレインと、前記遅延クロック制御回路が有する前記第１のＰ型トランジスタのソース及びドレインとが、ほぼ一直線にレイアウトされている
    ことを特徴とする半導体集積回路。
  15. 請求項３において、
    前記遅延クロック回路は、
    前記第１のインバータのＰ型トランジスタのソース及びドレインと、前記第２のインバータのＰ型トランジスタのソース及びドレインとが、ほぼ一直線にレイアウトされており、かつ、
    前記第１のインバータのＰ型トランジスタのソース及びドレインと、前記遅延クロック制御回路が有する前記第１のＰ型トランジスタのソース及びドレインとが、ほぼ一直線にレイアウトされている
    ことを特徴とする半導体集積回路。
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