JP5963647B2

JP5963647B2 - 半導体記憶回路を備えた半導体装置

Info

Publication number: JP5963647B2
Application number: JP2012245672A
Authority: JP
Inventors: 中村　孝志; 孝志中村
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2012-01-30
Filing date: 2012-11-07
Publication date: 2016-08-03
Anticipated expiration: 2032-11-07
Also published as: TWI556251B; KR101952967B1; TW201345152A; US20130194878A1; KR20130088055A; CN103226982A; US8730747B2; CN103226982B; JP2013178867A

Description

本発明は、半導体記憶回路を備えた半導体装置に関し、より詳しくは通常動作モードとテストモードの切替えを誤動作することなく容易に行うことができるモード切替回路に関する。

従来の半導体記憶回路を備えた半導体装置のモード切替回路について説明する。図３は、従来のモード切替回路を示す回路図である。
従来のモード切替回路は、入力端子５０１と、内部回路５０２と、Ｐ型ＭＯＳトランジスタ５０３、５０４と、Ｎ型ＭＯＳトランジスタ５０５と、電圧判定回路５０７を備えている。

内部回路５０２は、抵抗５０６を介して入力端子５０１と接続される。内部回路５０２は、入力信号用のインバータを備え、電源電圧Ｖｃｃ（例えば５Ｖ）が供給される。ノードＮ１には、電圧判定回路５０７が接続されている。Ｐ型ＭＯＳトランジスタ５０３と５０４は、ダイオード接続され、入力端子５０１と電源端子の間に互いに逆向きに接続されている。Ｎ型ＭＯＳトランジスタ５０５は、ダイオード接続され、入力端子５０１と接地端子の間に接続されている。電圧判定回路５０７は、入力端子５０１の電圧を検出するための電圧検出用インバータと、検出信号を電源電圧Ｖｃｃにレベル変換する変換用インバータを備えている。電圧検出用インバータは、電源にノードＮ１の電圧が入力され、入力端子に電源電圧Ｖｃｃが入力される。変換用インバータは、電源に電源電圧Ｖｃｃが入力され、入力端子に電圧検出用インバータの出力信号が入力される。電圧判定回路５０７は、検出信号を内部回路５０２に出力する。

従来のモード切替回路は、以下のように動作して通常モードからテストモードに切替える（例えば、特許文献１参照）。
入力端子５０１に通常動作時の電圧（例えば０Ｖから５Ｖ）の信号が入力されると、電圧判定回路５０７のＰ型ＭＯＳトランジスタ５０８は、ソース電圧が０Ｖから５Ｖで変化するのでオフし、Ｎ型ＭＯＳトランジスタ５０９はオンする。従って、電圧判定回路５０７は内部回路５０２にＨｉ信号を出力するので、内部回路５０２は通常動作モードを保つ。

次に、入力端子５０１に通常動作時の電圧よりも高い電圧（例えば１０Ｖ）が入力されると、電圧判定回路５０７のＰ型ＭＯＳトランジスタ５０８は、ソース電圧が１０Ｖになるのでオンし、Ｎ型ＭＯＳトランジスタ５０９はオフする。従って、電圧判定回路５０７は内部回路５０２にＬｏ信号を出力するので、内部回路５０２はテストモードに切替わる。

特開２０００−２６９４２８号公報

しかしながら、従来の技術では、通常動作時に使用される入力端子に高電圧を印加するため、入力端子及び内部回路を高電圧から保護するための保護トランジスタを設ける必要がある。また、入力端子に高い電圧が入力されたことを判定するための電圧判定回路を設ける必要がある。従って、モード切替回路の面積が増加する、と言う課題があった。

また、不用意にテストモードに入らないようにするためには、テストモードを設定するための高電圧は、通常動作時の入力電圧に対して十分高くする必要がある。しかしながら、半導体集積回路における素子の微細化や素子動作の高速化に伴い、保護機能を有するトランジスタの耐圧が低下してしまい、電圧判定回路のバラツキを考慮した十分なマージンを確保することが困難である、と言う課題があった。

本発明は、上記課題に鑑みてなされ、チップ面積が小さく、誤動作することなくテストモードに切替えることができるモード切替回路を有した半導体記憶回路を備えた半導体装置を提供する。

本発明は、上記課題を解決するために本発明の半導体記憶回路を備えた半導体装置は、通信用の入力端子と通信以外に用いられる入力端子に入力されるシリアル信号が互いに反転関係にあることを検出するデータ比較回路と、シリアル信号が所定のデータであることを検出して検出信号を出力するデコーダ回路と、制御信号を発生する制御信号発生回路と、それらの信号を基にテストモードに切り替える信号を出力する回路と、を追加したモード切替回路を備えた構成とした。

本発明によれば、誤動作することなくテストモードに切替えることができるモード切替回路を、チップ面積を増やすことなく構成することができる。

半導体記憶回路を備えた半導体装置の本実施形態のモード切替回路を示す回路図である。本実施形態のモード切替回路の動作を示すタイミングチャートの図である。従来の半導体記憶回路を備えた半導体装置のモード切替回路を示す回路図である。

本発明の半導体記憶回路を備えた半導体装置のモード切替回路は、半導体装置に備えられた半導体記憶回路の通信回路に、回路の変更及び追加をすることで、高電圧を入力することなくモードを切替えることが出来るようにした。

詳しくは、通信用の入力端子と通信以外に用いられる入力端子に入力されるシリアル信号が互いに反転関係にあることを検出するデータ比較回路と、シリアル信号が所定のデータであることを検出して検出信号を出力するデコーダ回路と、シリアル信号を基に制御信号を発生する制御信号発生回路と、それらの信号を基にテストモードに切り替える切替信号を出力する回路と、を追加した。

以下に、本発明の実施形態について、図を参照して説明する。
半導体記憶回路を備えた半導体装置の本実施形態のモード切替回路の回路図である。本実施形態は、２線式のシリアルデータ通信方式（例えばＩ²Ｃバス）を備えた半導体記憶回路のモード切替回路である。

本実施形態のモード切替回路は、入力端子１０１及び１０２と、クロック端子１０３と、出力端子１０４と、データ変換回路１２０と、データ比較回路１２１と、コマンド・デコーダ回路１３０と、第一のデコーダ回路１３１と、第二のデコーダ回路１３２と、制御信号発生回路１３３と、ＳＲラッチ回路１４１、１４２、１４３、１４４と、ＯＲ回路１５１、１５２と、インバータ１５３、１５４で構成されている。

データ変換回路１２０は、入力端子１０１、１０２とクロック端子１０３が接続される。データ比較回路１２１は、入力端子１０１、１０２とクロック端子１０３が接続される。制御信号発生回路１３３は、入力端子１０１とクロック端子１０３が接続される。データ変換回路１２０の出力端子は、コマンド・デコーダ回路１３０と第一のデコーダ回路１３１と第二のデコーダ回路１３２に接続される。データ比較回路１２１の出力端子は、第一のデコーダ回路１３１と第二のデコーダ回路１３２に接続される。コマンド・デコーダ回路１３０は、第一の出力端子が内部回路１００に接続され、第二の出力端子（ノードＮＬＳＸ）がＳＲラッチ回路１４３の入力端子ＲＸに接続される。第一のデコーダ回路１３１は、出力端子（ノードＤ１Ｘ）がＳＲラッチ回路１４１の入力端子ＳＸに接続される。第二のデコーダ回路１３２の出力端子（ノードＤ２Ｘ）は、ＳＲラッチ回路１４１の入力端子ＲＸ１とＳＲラッチ回路１４３の入力端子ＳＸに接続される。制御信号発生回路１３３は、第一の出力端子（ノードＳＴＯＰＸ）がＳＲラッチ回路１４１の入力端子ＲＸ２と、ＳＲラッチ回路１４２の入力端子ＲＸ１に接続され、第二の出力端子（ノードＳＴＡＲＴＸ）がＯＲ回路１５１、１５２の入力端子に接続され、第三の出力端子（ノードＳＹＳＥＮ）がＳＲラッチ回路１４４の入力端子ＲＸ２に接続される。ＳＲラッチ回路１４１の出力端子ＱＸ（ノードＴ１ＳＸ）は、ＯＲ回路１５１の入力端子とＳＲラッチ回路１４４の入力端子ＲＸ１に接続される。ＳＲラッチ回路１４３の出力端子ＱＸは、ＯＲ回路１５２の入力端子に接続される。ＯＲ回路１５１の出力端子は、ＳＲラッチ回路１４２の入力端子ＳＸに接続される。ＯＲ回路１５２の出力端子は、ＳＲラッチ回路１４４の入力端子ＳＸに接続される。ＳＲラッチ回路１４２の出力端子ＱＸ（ノードＴ２ＮＸ）は、ＯＲ回路１５２の入力端子と、インバータ１５３を介して第二のデコーダ回路１３２に接続される。ＳＲラッチ回路１４４の出力端子ＱＸは、ＳＲラッチ回路１４２の入力端子ＲＸ２と、インバータ１５４と出力端子１０４（ノードＴＥＮＢ）を介して内部回路１００に接続される。

入力端子１０１は、通常動作の通信でシリアル信号を受信する入力端子である。入力端子１０２は、通信以外の入力端子、例えば機能選択用信号の入力端子である。クロック端子１０３は、通常動作の通信でクロック信号を受信する入力端子である。

データ変換回路１２０は、入力端子１０１から入力したシリアル信号をパラレル信号に変換する。データ比較回路１２１は、入力端子１０１の信号と入力端子１０２の信号を比較した結果を出力する。本実施形態では、入力端子１０１の信号と入力端子１０２の信号は互いに反転関係にあると、データ比較回路１２１は検出信号を出力する。コマンド・デコーダ回路１３０は、パラレル信号を受けて内部回路１００もコマンド信号を出力する。第一のデコーダ回路１３１は、パラレル信号から第一のデータ信号（例えば７ｂｉｔ）を検出し、データ比較回路１２１の検出信号が入力されている場合に、第一のデータ信号の検出信号を出力する。第二のデコーダ回路１３２は、パラレル信号から第二のデータ信号（例えば７ｂｉｔ）を検出し、データ比較回路１２１の検出信号とＳＲラッチ回路１４２のテストモードフラグ２が入力されている場合に、第二のデータ信号の検出信号を出力する。制御信号発生回路１３３は、クロック信号と入力端子１０１の信号状態によって、スタート信号とストップ信号を出力し、テスト信号を出力するＳＲラッチ回路１４４を制御するシステム制御信号を出力する。

次に、本実施形態のモード切替回路の動作を、タイミングチャートを用いて説明する。図２は、本実施形態のモード切替回路の動作を示すタイミングチャートである。
先ず、クロック端子１０３と入力端子１０１をＨｉにして、入力端子１０１をＨｉからＬｏにすると、制御信号発生回路１３３は第二の出力端子（ノードＳＴＡＲＴＸ）にスタート信号を出力し、第三の出力端子（ノードＳＹＳＥＮ）のシステム制御信号をＬｏからＨｉにする。その状態で、入力端子１０１と入力端子１０２に互いに逆相となる第一のデータ信号と、クロック端子１０３にクロック信号を入力する。データ比較回路１２１は、入力端子１０１と入力端子１０２のデータ信号を１ｂｉｔずつ逐次比較し、それらのデータ信号が互いに逆相であることを検出すると、検出信号を第一のデコーダ回路１３１と第二のデコーダ回路１３２に出力する。データ変換回路１２０は、入力端子１０１から入力したシリアル信号をパラレル信号に変換し、コマンド・デコーダ回路１３０と第一のデコーダ回路１３１と第二のデコーダ回路１３２に出力する。コマンド・デコーダ回路１３０は、パラレル信号を受けて、モード切替回路の初期化信号をＳＲラッチ回路１４３に出力し、コマンド信号を内部回路１００に出力する。

第一のデコーダ回路１３１は、パラレル信号が第一のデータ信号で、且つデータ比較回路１２１の検出信号が入力されていると、７発目のクロック信号のタイミング（パラレル信号が第一のデータ信号と検出）で、出力端子（ノードＣＤ１Ｘ）からＬｏのパルスをＳＲラッチ回路１４１の入力端子ＳＸに出力する。ＳＲラッチ回路１４１は、出力端子ＱＸ（ノードＴ１ＳＸ）をＨｉからＬｏにして、テストモードフラグ１をセットする。

制御信号発生回路１３３は、８発目のクロック信号のタイミングで第三の出力端子（ノードＳＹＳＥＮ）をＨｉからＬｏにして、クロック端子１０３がＨｉで、入力端子１０１がＨｉからＬｏになったときに、ＬｏからＨｉにする。このとき、スタート信号も同時に出力されるので、ＯＲ回路１５１の入力端子はどちらもＬｏになり、ＳＲラッチ回路１４２の入力端子ＳＸはＬｏになる。従って、ＳＲラッチ回路１４２は、出力端子ＱＸ（ノードＴ２ＮＸ）をＨｉからＬｏにして、テストモードフラグ２をセットする。

ここで、図２のタイミングチャートでは、８発目のクロック信号のタイミングで第一のデータ信号の７ビット目のデータがＨｉからＬｏになることを前提に説明したが、第一のデータ信号と第二のデータ信号の間に１パルスを入れて、そのパルスがＨｉからＬｏになるタイミングでノードＳＹＳＥＮをＨｉからＬｏにして、スタート信号を出力するようにしても良い。また、８発目のクロック信号のタイミングに限定されるものでもない。

更に、入力端子１０１と入力端子１０２に互いに逆相となる第二のデータ信号と、クロック端子１０３にクロック信号を入力する。データ比較回路１２１は、入力端子１０１と入力端子１０２のデータ信号を１ｂｉｔずつ逐次比較し、それらのデータ信号が互いに逆相であることを検出すると、検出信号を第一のデコーダ回路１３１と第二のデコーダ回路１３２に出力する。

第二のデコーダ回路１３２は、パラレル信号が第二のデータで、且つデータ比較回路１２１の検出信号とＳＲラッチ回路１４２のテストモードフラグ２が入力されていると、７発目のクロック信号のタイミング（パラレル信号が第二のデータ信号と検出）で、出力端子（ノードＣＤ２Ｘ）からＬｏのパルスを、ＳＲラッチ回路１４１の入力端子ＲＸ１とＳＲラッチ回路１４３の入力端子ＳＸに出力する。ＳＲラッチ回路１４１は、出力端子ＱＸ（ノードＴ１ＳＸ）をＬｏからＨｉにして、テストモードフラグ１をリセットする。ＳＲラッチ回路１４３は、出力端子ＱＸ（ノードＴ３ＲＸ）をＨｉからＬｏにして、テストモードフラグ３をセットする。

制御信号発生回路１３３は、同様に、８発目のクロック信号のタイミングで第三の出力端子（ノードＳＹＳＥＮ）をＨｉからＬｏにして、クロック端子１０３がＨｉで、入力端子１０１がＨｉからＬｏになったときに、ＬｏからＨｉにする。このとき、スタート信号も同時に出力されるので、ＯＲ回路１５２の入力端子は３つともＬｏになり、ＳＲラッチ回路１４４の入力端子ＳＸはＬｏになる。従って、ＳＲラッチ回路１４４は、出力端子ＱＸをＨｉからＬｏにして、従ってインバータ１５４の出力端子（ノードＴＥＮＢ）をＨｉ（切替信号）にして、内部回路１００をテストモードにする。このとき、ＳＲラッチ回路１４２の入力端子ＳＸはＬｏになるので、出力端子ＱＸ（ノードＴ２ＮＸ）はＬｏからＨｉになり、テストモードフラグ２はリセットされる。

次に、テストモードの解除の方法について説明する。クロック端子１０３がＨｉの時に、入力端子１０１をＬｏからＨｉにすると、制御信号発生回路１３３は第一の出力端子（ノードＳＴＯＰＸ）にストップ信号を出力する。ＳＲラッチ回路１４１、１４２は、ストップ信号によってリセットされる。同時に、制御信号発生回路１３３は第三の出力端子（ノードＳＹＳＥＮ）をＬｏにして、ＳＲラッチ回路１４４の出力端子ＱＸをＬｏに、従ってインバータ１５４の出力端子（ノードＴＥＮＢ）をＨｉにして、内部回路１００のテストモードを解除する。このとき、本実施形態のテストモードフラグ３は、セットされた状態であるが、通常動作コマンドを送信後のクロック端子１０３からのクロック８発目のタイミングで、コマンド・デコーダ回路１３０の出力ノードＮＲＭＲＳＴＸの１パルスによってクリアされるようにした。但し、テストモードフラグ３は、テストモードを解除後にリセットされれば良く、この方法に限定されるものではない。

以上説明したように、本実施形態のモード切替回路は、通信用の入力端子１０１と他の入力端子１０３に、互いに逆相となる第一のデータ信号と第二のデータ信号が入力されたことを検出して、テストモードに切り替わる信号を出力するので、誤ってテストモードに入る事を防止することが可能である。また、テストモードの解除は、クロック信号がＨｉの時に入力端子１０１をＬｏからＨｉにするだけなので、容易にできる。

また、本実施形態のモード切替回路は、２線式のシリアルデータ通信方式を備えた半導体記憶回路のモード切替回路図で説明したが、３線式のシリアルデータ通信方式を備えた半導体記憶回路であっても同様に実施することが可能である。

例えば、制御信号発生回路１３３は、チップセレクト端子の信号によって、スタート信号とストップ信号を出力し、テスト信号を出力するＳＲラッチ回路１４４を制御する構成にしても良い。

１００内部回路
１２０、１２１データ比較回路
１３０コマンド・デコーダ回路
１３１、１３２デコーダ回路
１３３制御信号発生回路
１４１、１４２、１４３、１４４ＳＲラッチ回路

Claims

クロック信号が入力されるクロック入力端子とデータ信号が入力される通信用の第１の入力端子とを有した半導体記憶回路を備えた半導体装置であって、
前記第１の入力端子と第２の入力端子に、互いに逆相のデータ信号が入力されたことを検出するデータ比較回路と、
前記データ信号のうち第一のデータ信号が入力されたことを検出し、前記データ比較回路の検出信号と併せて検出信号を出力する第一のデコーダ回路と、
前記データ信号のうち第二のデータ信号が入力されたことを検出し、前記データ比較回路の検出信号及び前記第一のデコーダ回路の検出信号と併せて検出信号を出力する第二のデコーダ回路と、
前記第一のデコーダ回路と前記第二のデコーダ回路の検出信号を受けてテストモードに移行する切替信号を出力する回路と、を備えたモード切替回路を有することを特徴とする半導体記憶回路を備えた半導体装置。
制御信号を出力する制御信号発生回路を備え、
前記第一のデコーダ回路と前記第二のデコーダ回路の検出信号及び前記切替信号は、前記制御信号を受けたときに出力される、ことを特徴とする請求項１に記載の半導体記憶回路を備えた半導体装置。
前記制御信号発生回路は、前記クロック信号と前記第１の入力端子のデータ信号によって前記制御信号を出力する、ことを特徴とする請求項２に記載の半導体記憶回路を備えた半導体装置。
前記制御信号発生回路は、チップセレクト端子の信号によって前記制御信号を出力する、ことを特徴とする請求項２に記載の半導体記憶回路を備えた半導体装置。