JP3420967B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP3420967B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おける内部回路の通常動作時に使用される入力信号が入
力される入力端子を、半導体集積回路の製品出荷前の例
えば内部メモリデータを読み出したり、書込んだりする
ようなテスト（以下、内部回路テストという）時には高
電圧（通常動作時に使用する入力信号電圧よりも高い電
圧）のテスト信号を入力する端子として使用することに
より、通常動作モードから内部回路テストモードへ切り
換え可能にする。本発明は、この切り換え回路を半導体
チップ面積を増大させることなく実現し、かつ優れた保
護機能を有する保護回路を備えた半導体集積回路に関す
るものである。
【０００２】
【従来の技術】従来から、内部回路の通常動作時に使用
する入力信号電圧よりも高い電圧を用いて内部回路のテ
ストをする半導体集積回路において、入力端子と内部回
路とを結ぶ信号線のノードと電源電圧との間にはＰ型Ｍ
ＯＳトランジスタが接続され、前記ノードと接地電圧と
の間にはＮ型ＭＯＳトランジスタが接続された保護回路
が提案されている。また、この半導体集積回路において
は、前記ノードと内部回路との間に、入力端子に半導体
集積回路の通常動作あるいは動作モードを切り換えるた
めの高い方の電圧（１０Ｖ）が入力端子に入力されたか
どうかを判定するための電圧判定回路が接続されてい
る。このような保護回路においては、Ｐ型ＭＯＳトラン
ジスタのゲート電極は基板と共に高電圧（例えば１０
Ｖ）用パッドに接続され、Ｎ型ＭＯＳトランジスタのゲ
ート電極は基板電圧と共に接地電圧に接続されている。
【０００３】このような保護回路を備えた半導体集積回
路では、入力端子に印加される電圧が、内部回路テスト
への動作モード切り換えのための入力電圧（例えば１０
Ｖ）よりさらに高い異常電圧（高電圧）である場合に
は、その高電圧はＰ型ＭＯＳトランジスタを介して高電
圧用パッドに放出され、一方、入力端子に印加された電
圧が接地電圧（例えば０Ｖ）より低い異常電圧（低電
圧）である場合には、その低電圧はＮ型ＭＯＳトランジ
スタを介して接地電圧から放出される。その結果、内部
回路に異常電圧（高電圧あるいは低電圧）が印加される
のを防止し、延いては内部回路の破壊を防止している。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の保護回路を備えた半導体集積回路において
は、例えば内部回路を異常電圧（１０Ｖ以上の高電圧）
から保護するために、Ｐ型ＭＯＳトランジスタのゲート
電極と基板とが接続される高電圧（例えば１０Ｖ）用パ
ッドを設ける必要がある。しかし、この高電圧用パッド
を設けると、その高電圧用パッド自身を保護するための
保護トランジスタを設ける必要が出てくる。そのため、
半導体チップの面積が増大してしまうという不都合が生
じる。一方、このような半導体チップ面積の増大を防止
しようとして、Ｐ型ＭＯＳトランジスタのゲート電極と
基板電位とを内部回路の通常動作時に使用する電源電圧
（例えば５Ｖ）に接続すると、内部回路テストモードへ
の切り換え時に高電圧（例えば１０Ｖ）を入力しようと
した時に、その高電圧がＰ型ＭＯＳトランジスタを介し
て電源電圧側へ放出され、内部回路テストモードへの切
り換えをすることができなくなってしまうという不都合
が生じる。
【０００５】また、上述のような従来技術においては、
半導体集積回路における素子動作の高速化に伴い、保護
機能を有するトランジスタの耐圧が低下してしまうこと
がある。そして、そのトランジスタ耐圧の低下に伴い、
特に、内部回路の通常動作時や内部回路テストモードへ
の切り換え時に使用する入力信号電圧の値（例えば０Ｖ
〜１０Ｖ）との電位差が大きいＮ型ＭＯＳトランジスタ
（接地電圧側の保護トランジスタ）が破壊されてしまう
ことがある。その結果、内部回路テストモードへの切り
換え時に使用する入力信号電圧の値が低下してしまい、
所望の動作モードへの設定ができなくなってしまうとい
う可能性があった。
【０００６】
【課題を解決するための手段】本発明は、電源電圧が供
給される内部回路と、信号線によって前記内部回路に接
続された入力端子と、前記電源電圧に接続されたゲート
電極及び第１電極及び基板と、第２電極とを有する第１
のＰ型ＭＯＳトランジスタと、前記第１のＰ型ＭＯＳト
ランジスタの前記第２電極に接続された第３及電極と、
前記信号線に接続された第４電極及び基板及びゲート電
極を有する第２のＰ型ＭＯＳトランジスタとを備えた半
導体集積回路を提供することにより、優れた保護機能を
持たせながら半導体装置自体を小型化させるものであ
る。
【０００７】
【発明の実施の形態】本発明の実施の形態を、以下図面
を参照しながら説明する。
【０００８】図１は、本発明の第１の実施の形態を示す
半導体集積回路図である。
【０００９】第１の実施の形態において、入力端子１０
１には、内部回路１０２の通常動作のために例えば５
Ｖ、内部回路テストのために例えば１０Ｖの信号電圧が
入力される。
【００１０】内部回路１０２は、入力信号が入力される
インバータ１０３を含んでおり、５Ｖの電源電圧Ｖｃｃ
が供給される。入力端子１０１と内部回路１０２とは抵
抗１０４Ａを有する信号線１０５により接続されてい
る。信号線１０５のノード１０６Ｂには、入力端子１０
１に入力された入力信号の電圧が、内部回路１０２の通
常動作時に使用するための信号電圧か、内部回路テスト
時に使用するための信号電圧か等を判定する電圧判定回
路１０７が接続されている。この電圧判定回路１０７
は、Ｐ型ＭＯＳトランジスタ１０６、Ｎ型ＭＯＳトラン
ジスタ１０７、抵抗１０４Ｂ、インバータ１０８により
構成されている。Ｐ型ＭＯＳトランジスタ１０６のゲー
ト電極は電源電圧Ｖｃｃに、基板はソース（又は信号線
１０５のノード１０６Ｂ）に、ドレインは抵抗１０４Ｂ
にそれぞれ接続されている。Ｎ型ＭＯＳトランジスタ１
０９のゲート電極は電源電圧Ｖｃｃに、基板はドレイン
（又は接地電圧Ｖｓｓ）に、ソースは抵抗１０４Ｂにそ
れぞれ接続されている。Ｐ型ＭＯＳトランジスタ１０８
のドレインには、電源電圧Ｖｃｃが供給されるインバー
タ１１０が接続されている。このような電圧判定回路１
０７において、Ｐ型ＭＯＳトランジスタ１０８が非導通
状態の時は、抵抗１０４Ｂ及びＮ型ＭＯＳトランジスタ
１０９の抵抗値と接地電圧ＶｓｓとによってＰ型ＭＯＳ
トランジスタ１０８のドレイン電位が決定され、その電
圧値がインバータ１１０を介して、内部回路１０２を通
常動作モードに設定する信号として内部回路１０２に伝
えられる。一方、Ｐ型ＭＯＳトランジスタ１０８が導通
状態の時は、入力信号電圧によってＰ型ＭＯＳトランジ
スタ１０８のドレイン電位が上昇していき、その電圧値
がインバータ１１０の出力レベルの切り替え動作を開始
するしきい値を超えると、その電圧値はインバータ１１
０を介して内部回路１０２を内部回路テストモードに設
定する信号として内部回路１０２に伝えられる。このよ
うな電圧判定回路１０７によって、入力端子１０１に入
力された入力信号電圧の値が検出され、内部回路１０２
における通常動作モードとテスト動作モードとを切り替
えることができる。
【００１１】信号線１０５のノード１０６Ａと電源電圧
Ｖｃｃとの間には、Ｐ型ＭＯＳトランジスタ１１１Ａ及
び１１１Ｂが直列に接続されている。また、ここでは、
Ｐ型ＭＯＳトランジスタ１１１Ｂの逆耐電圧は、内部回
路１０２の内部回路テストへの切り換え時に使用する電
圧の値（１０Ｖ）になるように設定されている。Ｐ型Ｍ
ＯＳトランジスタ１１１Ａに関しては、そのソースがゲ
ート電極及び基板と共に電源電圧Ｖｃｃに、ドレインが
Ｐ型ＭＯＳトランジスタ１１１Ｂのドレインにそれぞれ
接続されている。 Ｐ型ＭＯＳトランジスタ１１１Ｂに
関しては、そのソースがゲート電極及び基板と共に信号
線に、ドレインがＰ型ＭＯＳトランジスタ１１１Ａのド
レインにそれぞれ接続されている。
【００１２】信号線１０５のノード１０６Ａと接地電圧
Ｖｓｓとの間にはＮ型ＭＯＳトランジスタ１１２Ａが接
続されており、そのソースは信号線１０５のノード１０
６Ａに、ドレインはゲート電極及び基板と共に接地電圧
にそれぞれ接続されている。またここでは、このＮ型Ｍ
ＯＳトランジスタ１１２Ａの逆耐電圧は、内部回路１０
２の内部回路テストへの切り換え時に使用する電圧の値
（１０Ｖ）になるように設定されている。
【００１３】次に、本発明の第１の実施の形態における
半導体集積回路の動作について説明する。
【００１４】最初に、内部回路１０２が通常動作モード
に設定される信号電圧（例えば５Ｖ）を入力端子１０１
に入力する場合について説明する。
【００１５】この場合、まず、この入力信号電圧が電圧
判定回路１０７によって検出され、内部回路１０２が通
常動作モードに切り替えられる。Ｐ型ＭＯＳトランジス
タ１１１Ｂの逆耐電圧は、内部回路１０２における通常
動作時の入力信号電圧よりも高い電圧の値（ここでは１
０Ｖ）になるように設定されており、かつＰ型ＭＯＳト
ランジスタ１１１Ｂと電源電圧Ｖｃｃとの間には、その
ゲート電極及び基板が電源電圧Ｖｃｃに接続されたＰ型
ＭＯＳトランジスタ１１１Ａが設けられているので、５
Ｖの入力信号電圧によってＰ型ＭＯＳトランジスタ１１
１Ｂが導通状態になることはない。つまり、内部回路１
０２の通常動作時に用いる入力信号電圧が電源電圧Ｖｃ
ｃから放出されることはない。しかも、Ｐ型ＭＯＳトラ
ンジスタ１１１Ｂと電源電圧Ｖｃｃとの間には、そのゲ
ート電極及び基板が電源電圧Ｖｃｃに接続されたＰ型Ｍ
ＯＳトランジスタ１１１Ａが設けられていることから、
入力信号電圧のレベルが上昇することもない。
【００１６】一方、Ｎ型ＭＯＳトランジスタ１１２Ａの
逆耐電圧も通常動作時の入力信号電圧よりも高い電圧の
値になるように設定されており、かつそのゲート電極及
び基板が接地電圧Ｖｓｓに接続されているので、上述の
入力信号電圧は接地電圧Ｖｓｓからも放出されることな
い。
【００１７】以上のことから、内部回路１０２の通常動
作時に用いる入力信号電圧（０Ｖ〜５Ｖ）が、その電圧
レベルが変動することなく内部回路１０２のインバータ
１０３に入力される。
【００１８】次に、入力端子１０１に、内部回路１０２
の通常動作時に使用する入力信号電圧（例えば５Ｖ）以
上の入力信号電圧（例えば１０Ｖ）が入力される、すな
わち、半導体集積回路の内部回路テストを行う場合につ
いて説明する。
【００１９】この場合、Ｐ型ＭＯＳトランジスタ１１１
Ｂの逆耐電圧は、内部回路１０２における内部回路テス
ト時の入力信号電圧の値（１０Ｖ）と同じになるように
設定されており、かつＰ型ＭＯＳトランジスタ１１１Ｂ
のゲート電極及び基板は信号線１０５のノード１０６Ａ
に接続されているので、１０Ｖの入力信号電圧によって
Ｐ型ＭＯＳトランジスタ１１１Ｂが導通状態になること
はない。つまり、内部回路テストへの切り換え時に用い
る入力信号電圧が電源電圧Ｖｃｃから放出されることは
ない。
【００２０】一方、 Ｎ型ＭＯＳトランジスタ１１２Ａ
の逆耐電圧も内部回路１０２における内部回路テストへ
の切り換え時時の入力信号電圧の値（１０Ｖ）と同じに
なるように設定されており、かつそのゲート電極及び基
板が接地電圧Ｖｓｓに接続されているので、１０Ｖの入
力信号電圧によってＮ型ＭＯＳトランジスタ１１２Ａが
導通状態になることはない。つまり、内部回路テストへ
の切り換え時に用いる入力信号電圧が接地電圧Ｖｓｓか
らも放出されることはない。
【００２１】以上のことから、内部回路テストへの切り
換え時に用いる入力信号電圧（１０Ｖ）が、その電圧レ
ベルが変動することなくノード１０６Ｂへ伝達され、電
圧判定回路１０７のインバータ１１０が“０Ｖ”を出力
することにより内部回路テストモードへの切り換えられ
る。
【００２２】また、本実施の形態における半導体集積回
路では、Ｐ型ＭＯＳトランジスタ１１１Ｂの逆耐電圧
が、内部回路テストへの切り換え時に必要な電圧値（１
０Ｖ）になるように設定されているので、前述した従来
技術のような高電圧用（１０Ｖ）パッドを設ける必要が
なくなり、延いては、半導体チップ自体の面積の増大を
抑制することができる。
【００２３】次に、半導体集積回路の内部回路１０２が
通常動作モードあるいは内部回路テストへの切り換え時
に入力されるような入力信号電圧以外の異常電圧（例え
ば、１０Ｖよりも高い高電圧、あるいは０Ｖよりも低い
低電圧）を入力端子１０１に入力する場合について説明
する。
【００２４】入力端子１０１に高電圧（例えば、１０Ｖ
より高い電圧）が入力された場合は、Ｐ型ＭＯＳトラン
ジスタ１１１Ｂへの印加電圧がその逆耐電圧（本実施の
形態の場合は、１０Ｖ）を超え、Ｐ型ＭＯＳトランジス
タ１１１Ａにおいてドレイン（Ｐ型）の方がソース（Ｎ
型）よりも電位が高くなる。すなわち、Ｐ型ＭＯＳトラ
ンジスタ１１１Ａ及び１１１Ｂが両方とも導通状態とな
り、入力端子１０１に入力された高電圧（異常電圧）は
Ｐ型ＭＯＳトランジスタ１１１Ａ及び１１１Ｂを介して
電源電圧Ｖｃｃから放出される。
【００２５】一方、入力端子１０１に低電圧（例えば０
Ｖよりも低い電圧）が入力された場合は、Ｎ型ＭＯＳト
ランジスタ１１２Ａにおいてソース（Ｎ型）の方がドレ
イン（Ｐ型）よりも電位が低くなる。すなわち、Ｎ型Ｍ
ＯＳトランジスタ１１２Ａが導通状態となり、入力端子
１０１に入力された低電圧（異常電圧）はＮ型ＭＯＳト
ランジスタ１１２Ａを介して接地電圧Ｖｓｓから放出さ
れる。
【００２６】その結果、半導体集積回路における内部回
路１０２が異常電圧によって破壊されるのを防止するこ
とができる。
【００２７】以上のように第１の実施の形態によれば、
半導体集積回路の内部回路１０２の通常動作時に使用す
る入力端子１０１を、内部回路１０２のテスト時に高電
圧の入力信号を入力させる場合にも使用でき、小型であ
りながら優れた保護機能を備えた半導体集積回路を提供
することができる。
【００２８】図２は、本発明の第２の実施の形態を示す
半導体集積回路図である。
【００２９】第２の実施の形態において、入力端子２０
１には、第１の実施の形態の場合と同様に、内部回路２
０２の通常動作のために例えば５Ｖ、内部回路テストの
ために例えば１０Ｖの信号電圧が入力される。
【００３０】内部回路２０２は、入力信号が入力される
インバータ２０３を含んでおり、５Ｖの電源電圧Ｖｃｃ
が供給される。入力端子２０１と内部回路２０２とは抵
抗２０４Ａを有する信号線２０５により接続されてい
る。信号線２０５のノード２０６Ａには、入力端子２０
１に入力された入力信号の電圧が、内部回路２０２の通
常動作時に使用するための信号電圧か、内部回路テスト
モードへの切り換え時に使用するための信号電圧か等を
判定する電圧判定回路２０７が接続されている。この電
圧判定回路２０７は、Ｐ型ＭＯＳトランジスタ２０６、
Ｎ型ＭＯＳトランジスタ２０７、抵抗２０４Ｂ、インバ
ータ２０８により構成されている。Ｐ型ＭＯＳトランジ
スタ２０６のゲート電極は電源電圧Ｖｃｃに、基板はソ
ース（又は信号線２０５のノード２０６Ｂ）に、ドレイ
ンは抵抗２０４Ｂにそれぞれ接続されている。Ｎ型ＭＯ
Ｓトランジスタ２０９のゲート電極は電源電圧Ｖｃｃ
に、基板はドレイン（又は接地電圧Ｖｓｓ）に、ソース
は抵抗２０４Ｂにそれぞれ接続されている。Ｐ型ＭＯＳ
トランジスタ２０８のドレインには、電源電圧Ｖｃｃが
供給されるインバータ２１０が接続されている。このよ
うな電圧判定回路２０７において、Ｐ型ＭＯＳトランジ
スタ２０８が非導通状態の時は、抵抗２０４Ｂ及びＮ型
ＭＯＳトランジスタ２０９の抵抗値と接地電圧Ｖｓｓと
によってＰ型ＭＯＳトランジスタ２０８のドレイン電位
が決定され、その電圧値がインバータ２１０を介して、
内部回路２０２を通常動作モードに設定する信号として
内部回路２０２に伝えられる。一方、Ｐ型ＭＯＳトラン
ジスタ２０８が導通状態の時は、入力信号電圧によって
Ｐ型ＭＯＳトランジスタ２０８のドレイン電位が上昇し
ていき、その電圧値がインバータ２１０の出力レベルの
切り替え動作を開始するしきい値を超えると、その電圧
値はインバータ２１０を介して内部回路２０２を内部回
路テストモードに設定する信号として内部回路２０２に
伝えられる。このような電圧判定回路２０７によって、
入力端子２０１に入力された入力信号電圧の値が検出さ
れ、内部回路２０２における通常動作モードとテスト動
作モードとを切り替えることができる。
【００３１】信号線２０５のノード２０６Ａと電源電圧
Ｖｃｃとの間には、Ｎ型ＭＯＳトランジスタ２１２Ａが
接続されている。Ｎ型ＭＯＳトランジスタ２１２Ａのゲ
ート電極及び基板は共に接地電圧Ｖｓｓに接続されてい
る。信号線２０５と接地電圧Ｖｓｓとの間には、抵抗２
０４Ｃ及びＮ型ＭＯＳトランジスタ２１２Ｂが直列に接
続されている。Ｎ型ＭＯＳトランジスタ２１２Ｂのゲー
ト電極及び基板も共に接地電圧Ｖｓｓに接続されてい
る。またここでは、Ｎ型ＭＯＳトランジスタ２１２Ａ及
び２１２Ｂの逆耐電圧は共に１０Ｖになるように設定さ
れている。
【００３２】次に、本発明の第２の実施の形態における
半導体集積回路の動作について説明する。
【００３３】最初に、内部回路２０２が通常動作モード
に設定される信号電圧（例えば５Ｖ）を入力端子２０１
に入力する場合について説明する。
【００３４】この場合、まず、この入力信号電圧が電圧
判定回路２０７によって検出され、内部回路２０２が通
常動作モードに切り替えられる。 Ｎ型ＭＯＳトランジ
スタ２１２Ａ及び２１２Ｂの逆耐電圧は、内部回路２０
２における通常動作時の入力信号電圧よりも高い電圧の
値（ここでは１０Ｖ）に設定されており、かつＮ型ＭＯ
Ｓトランジスタ２１２Ａ及び２１２Ｂの基板は接地電圧
Ｖｓｓに接続されているので、５Ｖの入力信号電圧によ
ってＮ型ＭＯＳトランジスタ２１２Ａ及び２１２Ｂが導
通状態になることはない。つまり、内部回路２０２の通
常動作時に用いる入力信号電圧が接地電圧Ｖｓｓから放
出されることはなく、内部回路２０２のインバータ２０
３に入力される。また、入力端子２０１における入力電
圧レベルの上昇あるいは下降を防止することもできる。
【００３５】次に、入力端子２０１に、内部回路２０２
の通常動作時に使用する入力信号電圧（例えば５Ｖ）以
上の入力信号電圧（例えば１０Ｖ）が入力される、すな
わち、半導体集積回路の内部回路テストを行う場合につ
いて説明する。
【００３６】この場合も、Ｎ型ＭＯＳトランジスタ２１
２Ａ及び２１２Ｂの逆耐電圧は、内部回路２０２におけ
る耐圧テスト時の入力信号電圧の値（１０Ｖ）と同じに
なるように設定されており、かつＮ型ＭＯＳトランジス
タ２１２Ａ及び２１２Ｂのゲート電極と基板は接地電圧
Ｖｓｓに接続されているので、１０Ｖの入力信号電圧に
よってＮ型ＭＯＳトランジスタ２１２Ａ及び２１２Ｂが
導通状態になることはない。つまり、内部回路テストに
用いる入力信号電圧は接地電圧Ｖｓｓから放出されるこ
となくノード２０６Ｂへ伝達され、電圧判定回路２０７
のインバータ２１０が“０Ｖ”を出力することにより内
部回路テストモードへ切り換えられる。
【００３７】またこの時、信号線２０５のノード２０６
Ａと接地電圧Ｖｓｓとの間の電位差は１０Ｖとなるが、
この電圧は抵抗２０４ＣとＮ型ＭＯＳトランジスタ２１
２Ｂとによって分圧される。その結果、Ｎ型ＭＯＳトラ
ンジスタ２１２Ｂのソース及びドレイン間の電圧は従来
よりも低く抑えることができ、Ｎ型ＭＯＳトランジスタ
２１２Ｂが破壊されるのを防止することができる。
【００３８】また、本実施の形態における半導体集積回
路では、Ｎ型ＭＯＳトランジスタ２１２Ａの逆耐電圧
が、内部回路２０２のテストに必要な電圧値（例えば１
０Ｖ）になるように設定されているので、前述した従来
技術のような高電圧用（１０Ｖ）パッドを設ける必要が
なくなり、延いては半導体チップ自体の面積の増大を抑
制することができる。
【００３９】次に、半導体集積回路の内部回路２０２が
通常動作モードあるいは内部回路テストモードに設定さ
れるような入力信号電圧以外の異常電圧（例えば、１０
Ｖよりも高い高電圧、あるいは０Ｖよりも低い低電圧）
を入力端子２０１に入力する場合について説明する。
【００４０】入力端子２０１に高電圧（例えば、１０Ｖ
より高い電圧）が入力された場合は、Ｎ型ＭＯＳトラン
ジスタ２１２Ａ及び２１２Ｂへの印加電圧（Ｎ型ＭＯＳ
トランジスタ２１２Ａ及び２１２Ｂを介した場合におけ
る信号線２０５のノード２０６Ａと接地電圧Ｖｓｓとの
間のそれぞれの電位差）が、Ｎ型ＭＯＳトランジスタ２
１２Ａ及び２１２Ｂのそれぞれの逆耐電圧（本実施の形
態の場合は、１０Ｖ）を超える。従って、入力端子２０
１に入力された高電圧（異常電圧）はＮ型ＭＯＳトラン
ジスタ２１２Ａ及び２１２Ｂのそれぞれを介して接地電
圧Ｖｓｓから放出される。
【００４１】一方、入力端子２０１に低電圧（例えば０
Ｖよりも低い電圧）が入力された場合は、信号線２０５
のノード２０６Ａの電位が接地電圧Ｖｓｓよりも低くな
るので、入力端子２０１に入力された低電圧（異常電
圧）はＮ型ＭＯＳトランジスタ２１２Ａ及び２１２Ｂの
それぞれを介して接地電圧Ｖｓｓから放出される。
【００４２】以上のように第２の実施の形態によれば、
半導体集積回路の内部回路２０２の通常動作時に使用す
る入力端子２０１を、内部回路２０２のテスト時に高電
圧の入力信号を入力させる場合にも使用でき、さらに信
号線２０５のノード２０６Ａと電源電圧Ｖｃｃとの間に
設ける保護トランジスタをＮ型ＭＯＳトランジスタ２１
２Ａにし、信号線２０５のノード２０６Ａと接地電圧Ｖ
ｓｓとの間に抵抗２０４Ｃ及びＮ型ＭＯＳトランジスタ
２１２Ｂを直列に接続したので、第１の実施の形態の場
合よりもさらに小型でありながら優れた保護機能を備え
た半導体集積回路を提供することができる。
【００４３】図３は、本発明の第３の実施の形態を示す
半導体集積回路図である。
【００４４】第３の実施の形態において、入力端子３０
１には、第１及び第２の実施の形態の場合と同様に、内
部回路３０２の通常動作のために例えば５Ｖ、内部回路
テストのために１０Ｖの信号電圧が入力される。
【００４５】内部回路３０２は、入力信号が入力される
インバータ３０３を含んでおり、５Ｖの電源電圧Ｖｃｃ
が供給される。入力端子３０１と内部回路３０２とは抵
抗３０４Ａを有する信号線３０５により接続されてい
る。信号線３０５のノード３０６Ｂには、入力端子３０
１に入力された入力信号の電圧が、内部回路３０２の通
常動作時に使用するための信号電圧か、内部回路テスト
時に使用するための信号電圧か等を判定する電圧判定回
路３０７が接続されている。この電圧判定回路３０７
は、Ｐ型ＭＯＳトランジスタ３０８、Ｎ型ＭＯＳトラン
ジスタ３０９、抵抗３０４Ｂ、インバータ３１０により
構成されている。Ｐ型ＭＯＳトランジスタ３０８のゲー
ト電極は電源電圧Ｖｃｃに、基板はソース（又は信号線
３０５のノード３０６Ｂ）に、ドレインは抵抗３０４Ｂ
にそれぞれ接続されている。Ｎ型ＭＯＳトランジスタ３
０９のゲート電極は電源電圧Ｖｃｃに、基板はドレイン
（又は接地電圧Ｖｓｓ）に、ソースは抵抗３０４Ｂにそ
れぞれ接続されている。Ｐ型ＭＯＳトランジスタ３０８
のドレインには、電源電圧Ｖｃｃが供給されるインバー
タ３１０が接続されている。このような電圧判定回路３
０７において、Ｐ型ＭＯＳトランジスタ３０８が非導通
状態の時は、抵抗３０４Ｂ及びＮ型ＭＯＳトランジスタ
３０９の抵抗値と接地電圧ＶｓｓとによってＰ型ＭＯＳ
トランジスタ３０８のドレイン電位が決定され、その電
圧値がインバータ３１０を介して、内部回路３０２を通
常動作モードに設定する信号として内部回路３０２に伝
えられる。一方、Ｐ型ＭＯＳトランジスタ３０８が導通
状態の時は、入力信号電圧によってＰ型ＭＯＳトランジ
スタ３０８のドレイン電位が上昇していき、その電圧値
がインバータ３１０の出力レベルの切り替え動作を開始
するしきい値を超えると、その電圧値はインバータ３１
０を介して内部回路３０２を内部回路テストモードに設
定する信号として内部回路３０２に伝えられる。このよ
うな電圧判定回路３０７によって、入力端子３０１に入
力された入力信号電圧の値が検出され、内部回路３０２
における通常動作モードとテスト動作モードとを切り替
えることができる。
【００４６】信号線３０５のノード３０６Ａと電源電圧
Ｖｃｃとの間には、Ｎ型ＭＯＳトランジスタ３１２Ａが
接続されている。 Ｎ型ＭＯＳトランジスタ３１２Ａの
ゲート及び基板は共に接地電圧Ｖｓｓに接続されてい
る。
【００４７】信号線３０５と接地電圧Ｖｓｓとの間に
は、Ｎ型ＭＯＳトランジスタ３１２Ｂ及び３１２Ｃが直
列に接続されている。Ｎ型ＭＯＳトランジスタ３１２Ｃ
のゲート電極及び基板は共に接地電圧Ｖｓｓに接続され
ており、Ｎ型ＭＯＳトランジスタ３１２Ｂのゲート電極
は接地電圧Ｖｓｓに、基板はＮ型ＭＯＳトランジスタ３
１２Ｃのソースに接続されている。またここでは、Ｎ型
ＭＯＳトランジスタ３１２Ａ、３１２Ｂ、３１２Ｃの逆
耐電圧は、全て１０Ｖになるように設定されている。
【００４８】次に、本発明の第３の実施の形態における
半導体集積回路の動作について説明する。
【００４９】最初に、内部回路３０２が通常動作モード
に設定される信号電圧（例えば５Ｖ）を入力端子３０１
に入力する場合について説明する。
【００５０】この場合、まず、この入力信号電圧が電圧
判定回路３０７によって検出され、内部回路３０２が通
常動作モードに切り替えられる。Ｎ型ＭＯＳトランジス
タ３１２Ａの逆耐電圧は、内部回路３０２における通常
動作時の入力信号電圧よりも高い電圧の値（ここでは１
０Ｖ）になるように設定されており、かつＮ型ＭＯＳト
ランジスタ３１２Ａの基板は接地電圧Ｖｓｓに接続され
ているので、５Ｖの入力信号電圧によってＮ型ＭＯＳト
ランジスタ３１２Ａが導通状態になることはない。つま
り、内部回路３０２の通常動作時に用いる入力信号電圧
が接地電圧Ｖｓｓから放出されることはない。
【００５１】一方、Ｎ型ＭＯＳトランジスタ３１２Ｂの
基板はＮ型ＭＯＳトランジスタ３１２Ｃのソースに接続
されており、かつＮ型ＭＯＳトランジスタ３１２Ｂの逆
耐電圧が１０Ｖになるように設定されているので、５Ｖ
の入力信号電圧によってＮ型ＭＯＳトランジスタ３１２
Ｂが導通状態になることはない。つまり、内部回路１０
２の通常動作時に用いる入力信号電圧は接地電圧Ｖｓｓ
から放出されることなく、内部回路３０２のインバータ
３０３に入力される。また、入力端子３０１における入
力電圧レベルの上昇あるいは下降を防止することもでき
る。
【００５２】次に、入力端子３０１に、内部回路３０２
の通常動作時に使用する入力信号電圧（例えば５Ｖ）以
上の入力信号電圧（例えば１０Ｖ）が入力される、すな
わち、半導体集積回路の内部回路テストを行う場合につ
いて説明する。
【００５３】この場合も、Ｎ型ＭＯＳトランジスタ３１
２Ａの逆耐電圧は、内部回路３０２における耐圧テスト
時の入力信号電圧の値（１０Ｖ）と同じになるように設
定されており、かつＮ型ＭＯＳトランジスタ３１２Ａの
ゲート電極と基板は接地電圧Ｖｓｓに接続されているの
で、１０Ｖの入力信号電圧によってＮ型ＭＯＳトランジ
スタ３１２Ａが導通状態になることはない。つまり、内
部回路テストに用いる入力信号電圧は接地電圧Ｖｓｓか
ら放出されることなく、ノード３０６Ｂへ伝達され、電
圧判定回路３０７のインバータ３１０が“０Ｖ”を出力
することにより内部回路テストモードへ切り換えられ
る。
【００５４】一方、Ｎ型ＭＯＳトランジスタ３１２Ｂの
逆耐電圧も、内部回路３０２における耐圧テスト時の入
力信号電圧の値（１０Ｖ）と同じになるように設定され
ており、かつＮ型ＭＯＳトランジスタ３１２Ｂのゲート
電極は接地電圧Ｖｓｓに、Ｎ型ＭＯＳトランジスタ３１
２Ｂの基板はＮ型ＭＯＳトランジスタ３１２Ｃのソース
にそれぞれ接続されているので、１０Ｖの入力信号電圧
によってＮ型ＭＯＳトランジスタ３１２Ｂが導通状態に
なることはない。つまり、内部回路テストに用いる入力
信号電圧は接地電圧Ｖｓｓから放出されることなく、ノ
ード３０６Ｂへ伝達され、電圧判定回路３０７のインバ
ータ３１０が“０Ｖ”を出力することにより内部回路テ
ストモードへ切り換えられる。
【００５５】またこの時、信号線３０５のノード３０６
Ａと接地電圧Ｖｓｓとの間の電位差は１０Ｖとなるが、
この電圧はＮ型ＭＯＳトランジスタ３１２Ｃ及び３１２
Ｂとによって分圧される。その結果、一つのＮ型ＭＯＳ
トランジスタのソース及びドレインの間に印加される電
圧を従来よりも低く抑えることができ、保護トランジス
タであるＮ型ＭＯＳトランジスタ３１２Ｂ及び３１２Ｃ
が破壊されるのを防止することができる。
【００５６】また、本実施の形態における半導体集積回
路では、Ｎ型ＭＯＳトランジスタ３１２Ａの逆耐電圧
が、内部回路３０２のテストに必要な電圧値（例えば１
０Ｖ）になるように設定されているので、前述した従来
技術のような高電圧用（１０Ｖ）パッドを設ける必要が
なくなり、延いては半導体チップ自体の面積の増大を抑
制することができる。
【００５７】次に、半導体集積回路の内部回路３０２が
通常動作モードあるいは内部回路テストモードに設定さ
れるような入力信号電圧以外の異常電圧（例えば、１０
Ｖよりも高い高電圧、あるいは０Ｖよりも低い低電圧）
を入力端子３０１に入力する場合について説明する。
【００５８】入力端子３０１に高電圧（例えば、１０Ｖ
より高い電圧）が入力された場合は、 Ｎ型ＭＯＳトラ
ンジスタ３１２Ａへの印加電圧（Ｎ型ＭＯＳトランジス
タ３１２Ａを介した場合における信号線３０５のノード
３０６Ａと接地電圧Ｖｓｓとの間の電位差）が、 Ｎ型
ＭＯＳトランジスタ３１２Ａのそれぞれの逆耐電圧（本
実施の形態の場合は、１０Ｖ）を超える。従って、入力
端子３０１に入力された高電圧（異常電圧）はＮ型ＭＯ
Ｓトランジスタ３１２Ａを介して接地電圧Ｖｓｓから放
出される。
【００５９】一方、入力端子３０１に低電圧（例えば０
Ｖよりも低い電圧）が入力された場合は、信号線３０５
のノード３０６Ａの電位が接地電圧Ｖｓｓよりも低くな
るので、入力端子３０１に入力された低電圧（異常電
圧）はＮ型ＭＯＳトランジスタ３１２Ｂ及び３１２Ｃと
Ｎ型ＭＯＳトランジスタ３１２Ａを介して接地電圧Ｖｓ
ｓから放出される。
【００６０】以上のように第３の実施の形態によれば、
半導体集積回路の内部回路３０２の通常動作時に使用す
る入力端子３０１を、内部回路３０２のテスト時に高電
圧の入力信号を入力させる場合にも使用でき、さらに信
号線３０５のノード３０６Ａと電源電圧Ｖｃｃとの間に
設ける保護トランジスタをＮ型ＭＯＳトランジスタ３１
２Ａにし、信号線３０５のノード３０６Ａと接地電圧Ｖ
ｓｓとの間にＮ型ＭＯＳトランジスタ３１２Ｂ及び３１
２Ｃを直列に接続したので、第１の実施の形態の場合よ
りもさらに小型でありながら優れた保護機能を備えた半
導体集積回路を提供することができる。また、Ｎ型ＭＯ
Ｓトランジスタ３１２Ｂ及び３１２Ｃに関する分圧比
は、Ｎ型ＭＯＳトランジスタ３１２Ｂ及び３１２Ｃとし
て同じトランジスタを用いることで容易に設定できる。
【００６１】
【発明の効果】本発明によれば、保護機能を有する半導
体集積回路において、電源電圧と入力端子との間に二つ
のＰ型ＭＯＳトランジスタを直列に接続させ、かつ、電
源電圧の近くに位置している方のＰ型ＭＯＳトランジス
タに関してはゲート電極及び基板を電源電圧に接続さ
せ、もう一つのＰ型ＭＯＳトランジスタに関してはゲー
ト電極及び基板を電源電圧に接続させたことにより、電
源電圧より高い電圧端子を設置することなく、内部回路
の通常動作時の信号電圧入力に使用する入力端子を、内
部回路テスト時の信号電圧入力にも使用することができ
る。その結果、半導体チップの面積が増大するのを抑制
しながらも優れた保護機能を有する半導体集積回路を提
供することができる。
【００６２】また、本発明における半導体集積回路によ
れば、入力端子と接地電圧との間に抵抗及びＮ型ＭＯＳ
トランジスタを直列に接続させたので、抵抗の存在によ
りＮ型ＭＯＳトランジスタにかかる電圧を従来よりも低
く抑えることができ、Ｎ型ＭＯＳトランジスタの破壊を
防止することができる。その結果優れた保護機能を有す
る半導体集積回路を提供することができる。また、ここ
で、抵抗の代わりに同一のＮ型ＭＯＳトランジスタを用
いるだけで、両Ｎ型ＭＯＳトランジスタの分圧比を等し
くすることができる。つまり、容易な設計で分圧比を等
しくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す半導体集積回
路図である。
【図２】本発明の第２の実施の形態を示す半導体集積回
路図である。
【図３】本発明の第３の実施の形態を示す半導体集積回
路図である。
【符号の説明】
101，201，301：入力端子 102，202，302：内部回路 103，203，303：インバータ 104A，104B，204A，204B，204C，304A，304B：抵抗 105，205，305：信号線 106A，106B，206A，206B，306A，306B：ノード 107，207，307：電圧判定回路 108，208，308：Ｐ型ＭＯＳトランジスタ 109，209，309：Ｎ型ＭＯＳトランジスタ 110，210，310：インバータ 111A，111B：Ｐ型ＭＯＳトランジスタ 112A，212A，212B，312A，312B，312C：Ｎ型ＭＯＳトラ
ンジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 知香 宮崎県宮崎郡清武町大字木原7083番地 株式会社沖マイクロデザイン宮崎内 (56)参考文献 特開 平８−227971（ＪＰ，Ａ) 特開 平８−222643（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8238 H01L 27/04 H01L 27/092 H03K 19/003

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 電源電圧が供給される内部回路と、 信号線によって前記内部回路に接続された入力端子と、 第１及び第２電極を有する第１のＰ型ＭＯＳトランジス
    タと、 第３及び第４電極を有する第２のＰ型ＭＯＳトランジス
    タとを備えており、 前記第１のＰ型ＭＯＳトランジスタのゲート電極、前記
    第１電極及び基板は前記電源電圧が供給されており、 前記第２のＰ型ＭＯＳトランジスタの第３電極は前記第
    １のＰ型ＭＯＳトランジスタの前記第２電極に接続され
    ており、 前記第２のＰ型ＭＯＳトランジスタのゲート電極、前記
    第４電極及び基板は前記信号線に接続されていることを
    特徴とする半導体集積回路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、 前記第２のＰ型ＭＯＳトランジスタの逆耐電圧は、前記
    電源電圧よりも高い電圧であることを特徴とする半導体
    集積回路。
  3. 【請求項３】 請求項１記載の半導体集積回路は、 第５及び第６電極を有するＮ型ＭＯＳトランジスタを備
    えており、 前記Ｎ型ＭＯＳトランジスタの第５電極は前記信号線に
    接続されており、前記Ｎ型ＭＯＳトランジスタのゲート
    電極、前記第６電極及び基板は接地電圧が供給されてい
    ることを特徴とする半導体集積回路。
  4. 【請求項４】 電源電圧が供給される内部回路と、 信号線によって前記内部回路に接続された入力端子と、 前記電源電圧が供給された第１電極と、前記信号線に接
    続された第２電極と、接地電圧が供給されたゲート電極
    及び基板とを有する第１のＮ型ＭＯＳトランジスタと、 前記信号線に接続された第３電極と、第４電極と、前記
    接地電圧が供給されたゲート電極と、前記第４電極に接
    続された基板とを有する第２のＮ型ＭＯＳトランジスタ
    と、 前記第４電極に接続された第５電極と、前記接地電圧が
    供給された第６電極及びゲート電極及び基板とを有する
    第３のＮ型ＭＯＳトランジスタとを備えていることを特
    徴とする半導体集積回路。
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