JPH07147381A - 静電破壊保護回路 - Google Patents
静電破壊保護回路Info
- Publication number
- JPH07147381A JPH07147381A JP29304293A JP29304293A JPH07147381A JP H07147381 A JPH07147381 A JP H07147381A JP 29304293 A JP29304293 A JP 29304293A JP 29304293 A JP29304293 A JP 29304293A JP H07147381 A JPH07147381 A JP H07147381A
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- Japan
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- well
- gate
- protection circuit
- channel transistor
- input terminal
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 静電破壊保護回路のＰチャネルＭＯＳトラン
ジスタにおいて、入力端子に電源電圧以上の電圧が信号
として入力された際に起こる信号の減衰を防ぐ。 【構成】 静電破壊保護回路のＰチャネルＭＯＳトラン
ジスタ１３において、ゲートＧとＮウェルＷを接続し、
かつ、ゲートＧとＮウェルＷとをフローティング状態に
する。入力端子１１に信号として電源電圧以上の電圧Ｖ
inが印加された場合、ＮウェルＷおよびゲートＧの電位
はＶinに等しくなる。このとき入力端子からＮウェルＷ
に電流がリークすることはない。また、このときＰチャ
ネルトランジスタ１３は動作しない。したがって、電源
電圧以上の電圧が信号として入力された場合において
も、信号は静電破壊保護回路で減衰せずに内部回路に伝
えられる。
ジスタにおいて、入力端子に電源電圧以上の電圧が信号
として入力された際に起こる信号の減衰を防ぐ。 【構成】 静電破壊保護回路のＰチャネルＭＯＳトラン
ジスタ１３において、ゲートＧとＮウェルＷを接続し、
かつ、ゲートＧとＮウェルＷとをフローティング状態に
する。入力端子１１に信号として電源電圧以上の電圧Ｖ
inが印加された場合、ＮウェルＷおよびゲートＧの電位
はＶinに等しくなる。このとき入力端子からＮウェルＷ
に電流がリークすることはない。また、このときＰチャ
ネルトランジスタ１３は動作しない。したがって、電源
電圧以上の電圧が信号として入力された場合において
も、信号は静電破壊保護回路で減衰せずに内部回路に伝
えられる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に内
蔵された入力端子（パッド部）に加わる静電気等の高電
圧に対して内部のＭＯＳトランジスタのゲート絶縁破壊
等の静電破壊を防止するための静電破壊保護回路に関す
るものである。
蔵された入力端子（パッド部）に加わる静電気等の高電
圧に対して内部のＭＯＳトランジスタのゲート絶縁破壊
等の静電破壊を防止するための静電破壊保護回路に関す
るものである。
【０００２】
【従来の技術】半導体集積回路においては、静電気によ
るチップ内ＭＯＳトランジスタのゲート絶縁破壊を防止
するため、パッド部に静電破壊保護回路を付加している
のが一般的である。以下、従来の静電破壊保護回路につ
いて説明する。
るチップ内ＭＯＳトランジスタのゲート絶縁破壊を防止
するため、パッド部に静電破壊保護回路を付加している
のが一般的である。以下、従来の静電破壊保護回路につ
いて説明する。
【０００３】図４は従来の静電破壊保護回路を説明する
等価回路図、図５は図４の静電破壊保護回路におけるＰ
チャネルトランジスタの断面図である。図４および図５
において、３１は入力端子、３２は電源端子であり、入
力端子３１と電源端子３２の間にはＰチャネルトランジ
スタ３３が接続されている。Ｓ，Ｄ，Ｇ，Ｗは、Ｐチャ
ネルトランジスタ３３のソース，ドレイン，ゲート，ウ
ェルである。ゲートＧはＮウェルＷに接続され、Ｎウェ
ルＷは電源端子３２と接続されている。以下、この保護
回路の働きを説明する。入力端子３１に静電気による正
の高電圧が加わると、Ｐチャネルトランジスタ３３は動
作して、入力端子３１と電源端子３２の間には電流が流
れ、高電圧は吸収される。したがって、入力端子（入力
パッド部）３１に接続された入力用ＭＯＳトランジスタ
（図示せず）のゲートには高電圧は加わらず、入力用Ｍ
ＯＳトランジスタのゲート絶縁破壊が防止される（特開
平２−３１２２６８号公報参照）。
等価回路図、図５は図４の静電破壊保護回路におけるＰ
チャネルトランジスタの断面図である。図４および図５
において、３１は入力端子、３２は電源端子であり、入
力端子３１と電源端子３２の間にはＰチャネルトランジ
スタ３３が接続されている。Ｓ，Ｄ，Ｇ，Ｗは、Ｐチャ
ネルトランジスタ３３のソース，ドレイン，ゲート，ウ
ェルである。ゲートＧはＮウェルＷに接続され、Ｎウェ
ルＷは電源端子３２と接続されている。以下、この保護
回路の働きを説明する。入力端子３１に静電気による正
の高電圧が加わると、Ｐチャネルトランジスタ３３は動
作して、入力端子３１と電源端子３２の間には電流が流
れ、高電圧は吸収される。したがって、入力端子（入力
パッド部）３１に接続された入力用ＭＯＳトランジスタ
（図示せず）のゲートには高電圧は加わらず、入力用Ｍ
ＯＳトランジスタのゲート絶縁破壊が防止される（特開
平２−３１２２６８号公報参照）。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、入力端子３１に信号として電源電圧Ｖ
dd以上の電圧が加わった際、ドレインＤ−ＮウェルＷ間
には順バイアスが加わり、入力端子３１からＮウェルＷ
を介して電流が流れるので、内部回路に信号が伝わらな
いという問題点を有していた。
ような構成では、入力端子３１に信号として電源電圧Ｖ
dd以上の電圧が加わった際、ドレインＤ−ＮウェルＷ間
には順バイアスが加わり、入力端子３１からＮウェルＷ
を介して電流が流れるので、内部回路に信号が伝わらな
いという問題点を有していた。
【０００５】この発明は上記の従来の問題点を解決する
もので、入力端子に電源電圧以上の信号が入力された場
合においても信号が減衰しない静電破壊保護回路を提供
することを目的とする。
もので、入力端子に電源電圧以上の信号が入力された場
合においても信号が減衰しない静電破壊保護回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに、この発明の半導体装置は、入力端子と、電源端子
と、Ｎウェルと、前記Ｎウェル内において前記入力端子
と前記電源端子にそれぞれドレインとソース（またはソ
ースとドレイン）が接続されたＰチャネルトランジスタ
とを備える静電破壊保護回路において、前記Ｐチャネル
トランジスタのゲートと前記Ｎウェルが接続され、か
つ、前記ゲートと前記Ｎウェルとがフローティング状態
であるという構成を備えたものである。
めに、この発明の半導体装置は、入力端子と、電源端子
と、Ｎウェルと、前記Ｎウェル内において前記入力端子
と前記電源端子にそれぞれドレインとソース（またはソ
ースとドレイン）が接続されたＰチャネルトランジスタ
とを備える静電破壊保護回路において、前記Ｐチャネル
トランジスタのゲートと前記Ｎウェルが接続され、か
つ、前記ゲートと前記Ｎウェルとがフローティング状態
であるという構成を備えたものである。
【０００７】
【作用】この発明は上記した構成によって、以下に説明
する作用により課題を解決する。Ｎウェルは電源端子と
接続していないため、Ｎウェルの電位は、ソースの電位
あるいはドレインの電位のうち、高い電位に等しくな
る。入力端子に入力信号として電源電圧Ｖdd以上の電圧
Ｖinが印加された場合（Ｖin＞Ｖdd）、Ｎウェルの電位
はＶinとなる。したがって、入力端子からＮウェルに電
流が流れるということはなくなる。また、Ｎウェルとゲ
ートは接続されているので、ゲートの電位もＶinとな
る。このとき、Ｐチャネルトランジスタは動作しない。
したがって、信号は保護回路で減衰せずに内部回路に伝
えられる。
する作用により課題を解決する。Ｎウェルは電源端子と
接続していないため、Ｎウェルの電位は、ソースの電位
あるいはドレインの電位のうち、高い電位に等しくな
る。入力端子に入力信号として電源電圧Ｖdd以上の電圧
Ｖinが印加された場合（Ｖin＞Ｖdd）、Ｎウェルの電位
はＶinとなる。したがって、入力端子からＮウェルに電
流が流れるということはなくなる。また、Ｎウェルとゲ
ートは接続されているので、ゲートの電位もＶinとな
る。このとき、Ｐチャネルトランジスタは動作しない。
したがって、信号は保護回路で減衰せずに内部回路に伝
えられる。
【０００８】また一方、高電圧のサージが入力端子に印
加された場合には、ソース・ドレイン間のバイポーラ動
作によりサージは放電され、静電破壊保護回路として働
く。
加された場合には、ソース・ドレイン間のバイポーラ動
作によりサージは放電され、静電破壊保護回路として働
く。
【０００９】
【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。 〔第１の実施例〕図１はこの発明の第１の実施例におけ
る静電破壊保護回路の等価回路図を示し、図２は図１の
静電破壊保護回路におけるＰチャネルトランジスタの断
面図を示すものである。図１および図２において、１１
は入力端子、１２は電源端子であり、入力端子１１と電
源端子１２の間にはＰチャネルトランジスタ１３が接続
されている。Ｓ，Ｄ，Ｇ，Ｗは、Ｐチャネルトランジス
タ１３のソース，ドレイン，ゲート，Ｎウェルである。
ゲートＧはＮウェルＷに接続され、ゲートＧおよびＮウ
ェルＷは電源端子１２に接続されずフローティング状態
になっている。
ら説明する。 〔第１の実施例〕図１はこの発明の第１の実施例におけ
る静電破壊保護回路の等価回路図を示し、図２は図１の
静電破壊保護回路におけるＰチャネルトランジスタの断
面図を示すものである。図１および図２において、１１
は入力端子、１２は電源端子であり、入力端子１１と電
源端子１２の間にはＰチャネルトランジスタ１３が接続
されている。Ｓ，Ｄ，Ｇ，Ｗは、Ｐチャネルトランジス
タ１３のソース，ドレイン，ゲート，Ｎウェルである。
ゲートＧはＮウェルＷに接続され、ゲートＧおよびＮウ
ェルＷは電源端子１２に接続されずフローティング状態
になっている。
【００１０】以下、その動作を説明する。Ｐチャネルト
ランジスタ１３のＮウェルＷは電源には接続されず電気
的にはフローティング状態になっているため、Ｎウェル
Ｗの電位は、ソースＳの電位あるいはドレインＤの電位
のうち高い電位に等しくなる。入力端子１１に入力信号
として電源電圧Ｖdd（例えば３．３Ｖ）以上の電圧Ｖin
（例えば５Ｖ）が印加された場合、ＮウェルＷの電位は
Ｖin（５Ｖ）になる。また、ゲートＧはＮウェルＷと接
続されているので、ゲートＧの電位も電圧Ｖin（５Ｖ）
となる。
ランジスタ１３のＮウェルＷは電源には接続されず電気
的にはフローティング状態になっているため、Ｎウェル
Ｗの電位は、ソースＳの電位あるいはドレインＤの電位
のうち高い電位に等しくなる。入力端子１１に入力信号
として電源電圧Ｖdd（例えば３．３Ｖ）以上の電圧Ｖin
（例えば５Ｖ）が印加された場合、ＮウェルＷの電位は
Ｖin（５Ｖ）になる。また、ゲートＧはＮウェルＷと接
続されているので、ゲートＧの電位も電圧Ｖin（５Ｖ）
となる。
【００１１】このとき、入力端子１１とＮウェルＷは同
電位であり、入力端子１１からＮウェルＷに電流が流れ
るということはない。また、このとき入力端子１１とＮ
ウェルＷとゲートＧとは同電位であり、Ｐチャネルトラ
ンジスタ１３は動作しない。したがって、信号は静電破
壊保護回路で減衰せずに内部回路に伝えられる。また一
方、高電圧のサージが入力端子１１に印加された場合に
は、ソース・ドレイン間のバイポーラ動作（従来例のサ
ージ吸収動作と同じ）によりサージは放電され、静電破
壊保護回路として働く。
電位であり、入力端子１１からＮウェルＷに電流が流れ
るということはない。また、このとき入力端子１１とＮ
ウェルＷとゲートＧとは同電位であり、Ｐチャネルトラ
ンジスタ１３は動作しない。したがって、信号は静電破
壊保護回路で減衰せずに内部回路に伝えられる。また一
方、高電圧のサージが入力端子１１に印加された場合に
は、ソース・ドレイン間のバイポーラ動作（従来例のサ
ージ吸収動作と同じ）によりサージは放電され、静電破
壊保護回路として働く。
【００１２】このように、ＮウェルＷを電源端子１２に
接続せず電気的にフローティング状態にすることで、入
力端子１１からＮウェルＷに電流が流れるのを防ぐこと
ができる。つまり、信号の減衰を防ぐことができる。ま
た、ＮウェルＷとゲートＧを接続することにより、Ｐチ
ャネルトランジスタ１３を動作させず、信号の減衰を防
ぐことができる。
接続せず電気的にフローティング状態にすることで、入
力端子１１からＮウェルＷに電流が流れるのを防ぐこと
ができる。つまり、信号の減衰を防ぐことができる。ま
た、ＮウェルＷとゲートＧを接続することにより、Ｐチ
ャネルトランジスタ１３を動作させず、信号の減衰を防
ぐことができる。
【００１３】なお、Ｐチャネルトランジスタ１３のソー
スＳおよびドレインＤを図１とは逆に接続するものも実
施例に含まれる。 〔第２の実施例〕図３はこの発明の第２の実施例におけ
る静電破壊保護回路の等価回路を示すものである。図３
において、２１は入力端子、２２は電源端子であり、入
力端子２１と電源端子２２の間には第１のＰチャネルト
ランジスタ２３が接続されている。Ｓ，Ｄ，Ｇ，Ｗは、
第１のＰチャネルトランジスタ２３のソース，ドレイ
ン，ゲート，Ｎウェルである。ゲートＧはＮウェルＷに
接続され、ゲートＧおよびＮウェルＷは電源端子２２に
接続されずフローティング状態になっている。さらに、
第１のＰチャネルトランジスタ２３のゲートＧと入力端
子２１の間には、第２のＰチャネルトランジスタ２４が
接続され、第２のＰチャネルトランジスタ２４のゲート
は電源端子２２に接続されている。第１のＰチャネルト
ランジスタ２３は、静電破壊保護回路としての働きをも
つ。第２のＰチャネルトランジスタ２４は、第１のＰチ
ャネルトランジスタ２３の動作を補助する働きをもつ。
スＳおよびドレインＤを図１とは逆に接続するものも実
施例に含まれる。 〔第２の実施例〕図３はこの発明の第２の実施例におけ
る静電破壊保護回路の等価回路を示すものである。図３
において、２１は入力端子、２２は電源端子であり、入
力端子２１と電源端子２２の間には第１のＰチャネルト
ランジスタ２３が接続されている。Ｓ，Ｄ，Ｇ，Ｗは、
第１のＰチャネルトランジスタ２３のソース，ドレイ
ン，ゲート，Ｎウェルである。ゲートＧはＮウェルＷに
接続され、ゲートＧおよびＮウェルＷは電源端子２２に
接続されずフローティング状態になっている。さらに、
第１のＰチャネルトランジスタ２３のゲートＧと入力端
子２１の間には、第２のＰチャネルトランジスタ２４が
接続され、第２のＰチャネルトランジスタ２４のゲート
は電源端子２２に接続されている。第１のＰチャネルト
ランジスタ２３は、静電破壊保護回路としての働きをも
つ。第２のＰチャネルトランジスタ２４は、第１のＰチ
ャネルトランジスタ２３の動作を補助する働きをもつ。
【００１４】以下、その動作を説明する。第１のＰチャ
ネルトランジスタ２３のＮウェルＷは電源端子２２に接
続されず電気的にはフローティング状態になっているた
め、ＮウェルＷの電位は、ソースＳの電位あるいはドレ
インＤの電位のうち高い電位に等しくなる。入力端子２
１に入力信号として電源電圧Ｖdd（例えば３．３Ｖ）以
上の電圧Ｖin（例えば５Ｖ）が印加された場合、Ｎウェ
ルＷの電位はＶin（５Ｖ）になる。また、ゲートＧはＮ
ウェルＷと接続されているので、ゲートＧの電位もＶin
（５Ｖ）となる。さらに、このとき、つまり入力端子２
１に電源電圧Ｖdd以上の電圧Ｖinが印加されているとき
には、第２のＰチャネルトランジスタ２４が動作するの
で、第１のＰチャネルトランジスタ２３のゲートＧの電
位がＶin（５Ｖ）になるのが助けられる。
ネルトランジスタ２３のＮウェルＷは電源端子２２に接
続されず電気的にはフローティング状態になっているた
め、ＮウェルＷの電位は、ソースＳの電位あるいはドレ
インＤの電位のうち高い電位に等しくなる。入力端子２
１に入力信号として電源電圧Ｖdd（例えば３．３Ｖ）以
上の電圧Ｖin（例えば５Ｖ）が印加された場合、Ｎウェ
ルＷの電位はＶin（５Ｖ）になる。また、ゲートＧはＮ
ウェルＷと接続されているので、ゲートＧの電位もＶin
（５Ｖ）となる。さらに、このとき、つまり入力端子２
１に電源電圧Ｖdd以上の電圧Ｖinが印加されているとき
には、第２のＰチャネルトランジスタ２４が動作するの
で、第１のＰチャネルトランジスタ２３のゲートＧの電
位がＶin（５Ｖ）になるのが助けられる。
【００１５】また一方、高電圧のサージが入力端子２１
に印加された場合には、第１のＰチャネルトランジスタ
２３のソースＳ・ドレインＤ間のバイポーラ動作により
サージは放電され、静電破壊保護回路として働く。この
とき、入力端子２１とＮウェルＷは同電位であり、入力
端子２１からＮウェルＷに電流が流れるということはな
い。また、このとき入力端子２１とＮウェルＷとゲート
Ｇとは同電位であり、第１のＰチャネルトランジスタ２
３は動作しない。したがって、信号は静電破壊保護回路
で減衰せずに内部回路に伝えられる。
に印加された場合には、第１のＰチャネルトランジスタ
２３のソースＳ・ドレインＤ間のバイポーラ動作により
サージは放電され、静電破壊保護回路として働く。この
とき、入力端子２１とＮウェルＷは同電位であり、入力
端子２１からＮウェルＷに電流が流れるということはな
い。また、このとき入力端子２１とＮウェルＷとゲート
Ｇとは同電位であり、第１のＰチャネルトランジスタ２
３は動作しない。したがって、信号は静電破壊保護回路
で減衰せずに内部回路に伝えられる。
【００１６】このように、第１のＰチャネルトランジス
タ２３において、ＮウェルＷを電源端子２２に接続せず
電気的にフローティング状態にすることで、入力端子２
１からＮウェルＷに電流が流れるのを防ぐことができ
る。つまり、信号の減衰を防ぐことができる。また、Ｎ
ウェルＷとゲートＧを接続することにより、第１のＰチ
ャネルトランジスタ２３を動作させず、信号の減衰を防
ぐことができる。また、第１のＰチャネルトランジスタ
２３のゲートＧと入力端子２１の間に、第２のＰチャネ
ルトランジスタ２４を接続することにより、第１のＰチ
ャネルトランジスタ２３のゲートの電位が高くなるのを
助けられる。
タ２３において、ＮウェルＷを電源端子２２に接続せず
電気的にフローティング状態にすることで、入力端子２
１からＮウェルＷに電流が流れるのを防ぐことができ
る。つまり、信号の減衰を防ぐことができる。また、Ｎ
ウェルＷとゲートＧを接続することにより、第１のＰチ
ャネルトランジスタ２３を動作させず、信号の減衰を防
ぐことができる。また、第１のＰチャネルトランジスタ
２３のゲートＧと入力端子２１の間に、第２のＰチャネ
ルトランジスタ２４を接続することにより、第１のＰチ
ャネルトランジスタ２３のゲートの電位が高くなるのを
助けられる。
【００１７】なお、第１および第２のＰチャネルトラン
ジスタ２３，２４のソースＳおよびドレインＤを図３と
は逆に接続するものも実施例に含まれる。
ジスタ２３，２４のソースＳおよびドレインＤを図３と
は逆に接続するものも実施例に含まれる。
【００１８】
【発明の効果】請求項１記載の発明の静電破壊保護回路
によれば、ＰチャネルトランジスタのゲートとＮウェル
とを接続し、かつ、ゲートとＮウェルとをフローティン
グ状態にすることにより、電源電圧以上の電圧が信号と
して入力された場合においても、信号は保護回路で減衰
せずに内部回路に伝えられる。
によれば、ＰチャネルトランジスタのゲートとＮウェル
とを接続し、かつ、ゲートとＮウェルとをフローティン
グ状態にすることにより、電源電圧以上の電圧が信号と
して入力された場合においても、信号は保護回路で減衰
せずに内部回路に伝えられる。
【００１９】請求項２記載の発明の静電破壊保護回路に
よれば、第１のＰチャネルトランジスタのゲートと入力
端子の間に、第２のＰチャネルトランジスタを接続する
ことにより、第１のＰチャネルトランジスタのゲートの
電位が高くなるのを助けらることができ、保護能力を一
層高めることができる。
よれば、第１のＰチャネルトランジスタのゲートと入力
端子の間に、第２のＰチャネルトランジスタを接続する
ことにより、第１のＰチャネルトランジスタのゲートの
電位が高くなるのを助けらることができ、保護能力を一
層高めることができる。
【図１】この発明の第１の実施例における静電破壊保護
回路の等価回路図である。
回路の等価回路図である。
【図２】図１の静電破壊保護回路のＰチャネルトランジ
スタの断面図である。
スタの断面図である。
【図３】この発明の第２の実施例における静電破壊保護
回路の等価回路図である。
回路の等価回路図である。
【図４】従来の静電破壊保護回路の等価回路図である。
【図５】図４の静電破壊保護回路のＰチャネルトランジ
スタの断面図である。
スタの断面図である。
１１ 入力端子 １２ 電源端子 １３ Ｐチャネルトランジスタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/60 27/06 9170−4Ｍ Ｈ０１Ｌ 27/06 ３１１ Ｃ
Claims (2)
- 【請求項１】 入力端子と、電源端子と、Ｎウェルと、
前記Ｎウェル内において前記入力端子と前記電源端子に
それぞれドレインとソースまたはソースとドレインが接
続されたＰチャネルトランジスタとを備えた静電破壊保
護回路であって、前記Ｐチャネルトランジスタのゲート
と前記Ｎウェルとが接続され、かつ、前記ゲートと前記
Ｎウェルとがフローティング状態であることを特徴とす
る静電破壊保護回路。 - 【請求項２】 入力端子とＰチャネルトランジスタのゲ
ートにそれぞれドレインとソースまたはソースとドレイ
ンが接続された第２のＰチャネルトランジスタを備え、
かつ前記第２のＰチャネルトランジスタのゲートが電源
端子に接続されていることを特徴とする請求項１記載の
静電破壊保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29304293A JPH07147381A (ja) | 1993-11-24 | 1993-11-24 | 静電破壊保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29304293A JPH07147381A (ja) | 1993-11-24 | 1993-11-24 | 静電破壊保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147381A true JPH07147381A (ja) | 1995-06-06 |
Family
ID=17789739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29304293A Pending JPH07147381A (ja) | 1993-11-24 | 1993-11-24 | 静電破壊保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07147381A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255704B1 (en) | 1996-06-28 | 2001-07-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| WO2003007381A3 (en) * | 2001-07-09 | 2003-06-05 | Koninkl Philips Electronics Nv | Low voltage threshold dynamic biasing |
| US8008727B2 (en) | 2007-02-01 | 2011-08-30 | Renesas Electronics Corporation | Semiconductor integrated circuit device including a pad and first mosfet |
-
1993
- 1993-11-24 JP JP29304293A patent/JPH07147381A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255704B1 (en) | 1996-06-28 | 2001-07-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| KR100330782B1 (ko) * | 1996-06-28 | 2002-08-13 | 샤프 가부시키가이샤 | 반도체장치및그의제조방법 |
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