JP3258866B2 - 集積回路 - Google Patents
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- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファを有
する集積回路（ＩＣ）に関する。
する集積回路（ＩＣ）に関する。
【０００２】
【従来の技術】比較的低い電源電圧（例えば３．３ボル
ト）で動作する集積回路が、より高い信号電圧レベル
（例えば５ボルト）で動作するＩＣやその他の素子とイ
ンタフェースすることが必要になることが多い。その場
合、低電圧ＩＣの入力および出力のバッファに特に注意
を払う必要がある。第１の注意点として、低電圧ＩＣの
入力バッファは高い電圧スイング（例えば０〜５ボル
ト）を受け入れ、入力バッファのトランジスタへの障害
を避けながら、正確に動作しなければならない。特に、
ＭＯＳトランジスタのゲート誘電体（一般に酸化物）は
特に障害を受けやすい。その理由は、低電圧動作は、高
性能を維持するために、通常、非常に薄いゲート誘電体
（一般に１００オングストローム以下）を必要とし、入
力トランジスタのゲートからドレイン、ソースまたは基
板までの誘電体の両端に加えられる５ボルトの入力信号
は、このように薄い誘電体を破壊することになるからで
ある。多くの場合、入力バッファと出力バッファは、入
出力（Ｉ／Ｏ）ボンドパッドと呼ばれる単一のボンドパ
ッドを共有する。出力バッファは、低電圧（例えば３．
３ボルト）の出力信号しか供給する必要がないこともあ
る。しかし、出力トランジスタのゲート誘電体もまた、
高電圧（例えば５ボルト）入力信号による破壊を受けや
すい。このような電圧は、出力トランジスタのゲート誘
電体の両端にも現れる。
ト）で動作する集積回路が、より高い信号電圧レベル
（例えば５ボルト）で動作するＩＣやその他の素子とイ
ンタフェースすることが必要になることが多い。その場
合、低電圧ＩＣの入力および出力のバッファに特に注意
を払う必要がある。第１の注意点として、低電圧ＩＣの
入力バッファは高い電圧スイング（例えば０〜５ボル
ト）を受け入れ、入力バッファのトランジスタへの障害
を避けながら、正確に動作しなければならない。特に、
ＭＯＳトランジスタのゲート誘電体（一般に酸化物）は
特に障害を受けやすい。その理由は、低電圧動作は、高
性能を維持するために、通常、非常に薄いゲート誘電体
（一般に１００オングストローム以下）を必要とし、入
力トランジスタのゲートからドレイン、ソースまたは基
板までの誘電体の両端に加えられる５ボルトの入力信号
は、このように薄い誘電体を破壊することになるからで
ある。多くの場合、入力バッファと出力バッファは、入
出力（Ｉ／Ｏ）ボンドパッドと呼ばれる単一のボンドパ
ッドを共有する。出力バッファは、低電圧（例えば３．
３ボルト）の出力信号しか供給する必要がないこともあ
る。しかし、出力トランジスタのゲート誘電体もまた、
高電圧（例えば５ボルト）入力信号による破壊を受けや
すい。このような電圧は、出力トランジスタのゲート誘
電体の両端にも現れる。
【０００３】従来、ボンドパッドに接続されたトランジ
スタを高い信号レベルから保護するためにさまざまな手
段が講じられている。一般に、保護したいトランジスタ
と直列に電圧降下トランジスタを設けることが知られて
いる。例えば、図１において、入力バッファ１１５は、
パストランジスタ１１２を通じてボンドパッド１００に
ゲートが接続された相補型ＣＭＯＳトランジスタ１１３
および１１４からなるインバータ段を有する。パストラ
ンジスタ１１２は、保護されるトランジスタ１１３およ
び１１４のゲートにかかる最大電圧を縮小する電圧降下
を提供しながら、しかもなお、ボンドパッドとの間での
信号の転送を可能にする。トランジスタ１１２のゲート
は図示した例においてＶDDに接続されているため、ノー
ド１１６での最大電圧は、ＶDDよりｎチャネルトランジ
スタしきい値（Ｖtn）だけ低く制限される。従って、Ｖ
tn＝１ボルトでＶDD＝３ボルトの場合、インバータ入力
ノード１１６での電圧は、負（接地）電源電圧ＶSSに対
して、３．３−１＝２．３ボルトに制限される。
スタを高い信号レベルから保護するためにさまざまな手
段が講じられている。一般に、保護したいトランジスタ
と直列に電圧降下トランジスタを設けることが知られて
いる。例えば、図１において、入力バッファ１１５は、
パストランジスタ１１２を通じてボンドパッド１００に
ゲートが接続された相補型ＣＭＯＳトランジスタ１１３
および１１４からなるインバータ段を有する。パストラ
ンジスタ１１２は、保護されるトランジスタ１１３およ
び１１４のゲートにかかる最大電圧を縮小する電圧降下
を提供しながら、しかもなお、ボンドパッドとの間での
信号の転送を可能にする。トランジスタ１１２のゲート
は図示した例においてＶDDに接続されているため、ノー
ド１１６での最大電圧は、ＶDDよりｎチャネルトランジ
スタしきい値（Ｖtn）だけ低く制限される。従って、Ｖ
tn＝１ボルトでＶDD＝３ボルトの場合、インバータ入力
ノード１１６での電圧は、負（接地）電源電圧ＶSSに対
して、３．３−１＝２．３ボルトに制限される。
【０００４】さらに、この例において、ボンドパッド１
００に接続された三状態出力バッファはいくつかの保護
トランジスタを有し、ｐチャネルプルアップトランジス
タ１０２およびｎチャネルプルダウントランジスタ１０
４を保護する。第１の保護ｐチャネルトランジスタ１０
８は、ゲートが、トランジスタ１０７、１０９および１
１０によってＶDD−Ｖtp（ただしＶtpはｐチャネルトラ
ンジスタのしきい値）にバイアスされる。注意すべき点
であるが、トランジスタ１０７は、バックゲートがＶDD
（＝３．３ボルト）に接続され、一方、トランジスタ１
０８は、バックゲートがＶD5（＝５ボルト）に設定され
る。このバックゲートバイアス方式によって、この回路
では、トランジスタ１０８のしきい値が常にトランジス
タ１０７のしきい値より高くなり、それによって、０〜
３ボルトのスイングがボンドパッドにかかるとき、トラ
ンジスタ１０８はオフになる。しかし、高電圧（例えば
５ボルト）入力信号がボンドパッド１００に現れると、
トランジスタ１０８は導通し、それによって、トランジ
スタ１０１のゲート−ソース電圧をほぼ０ボルトにクラ
ンプして、ゲート−ソース誘電体を保護し、トランジス
タ１０１をオフにする。トランジスタ１０１のドレイン
電圧は、トランジスタ１０２を通じてＶDDとなる。従っ
て、トランジスタ１０１のゲート−ドレイン誘電体の両
端の電圧は、ボンドパッド１００の入力電圧−ＶDDに制
限される。ゲート−基板誘電体の両端の電圧は入力電圧
−ＶD5に制限され、これによって、高い入力電圧がボン
ドパッドにかかったときには、この誘電体を保護する。
００に接続された三状態出力バッファはいくつかの保護
トランジスタを有し、ｐチャネルプルアップトランジス
タ１０２およびｎチャネルプルダウントランジスタ１０
４を保護する。第１の保護ｐチャネルトランジスタ１０
８は、ゲートが、トランジスタ１０７、１０９および１
１０によってＶDD−Ｖtp（ただしＶtpはｐチャネルトラ
ンジスタのしきい値）にバイアスされる。注意すべき点
であるが、トランジスタ１０７は、バックゲートがＶDD
（＝３．３ボルト）に接続され、一方、トランジスタ１
０８は、バックゲートがＶD5（＝５ボルト）に設定され
る。このバックゲートバイアス方式によって、この回路
では、トランジスタ１０８のしきい値が常にトランジス
タ１０７のしきい値より高くなり、それによって、０〜
３ボルトのスイングがボンドパッドにかかるとき、トラ
ンジスタ１０８はオフになる。しかし、高電圧（例えば
５ボルト）入力信号がボンドパッド１００に現れると、
トランジスタ１０８は導通し、それによって、トランジ
スタ１０１のゲート−ソース電圧をほぼ０ボルトにクラ
ンプして、ゲート−ソース誘電体を保護し、トランジス
タ１０１をオフにする。トランジスタ１０１のドレイン
電圧は、トランジスタ１０２を通じてＶDDとなる。従っ
て、トランジスタ１０１のゲート−ドレイン誘電体の両
端の電圧は、ボンドパッド１００の入力電圧−ＶDDに制
限される。ゲート−基板誘電体の両端の電圧は入力電圧
−ＶD5に制限され、これによって、高い入力電圧がボン
ドパッドにかかったときには、この誘電体を保護する。
【０００５】第２の保護トランジスタ１０５は、トラン
ジスタ１１２が入力段を保護するのと同様にして、ボン
ドパッド１００上の高い信号電圧からプリドライバＮＡ
ＮＤゲート１０６を保護する電圧降下パストランジスタ
である。トランジスタ１０５は、ＮＡＮＤゲート１０６
から十分な信号駆動電圧（０〜ＶDD−Ｖtn）がプルアッ
プトランジスタ１０１のゲートにかかるようにする。ト
ランジスタ１０２は、０〜ＶDDの電圧スイングでプリド
ライバＮＡＮＤゲート１０６によって駆動される。トラ
ンジスタ１０２をオフにする（Ｖ（ソース）＝Ｖ（ゲー
ト）＝ＶDD）ことにより、トランジスタ１０１、１０
２、１０３、１０４を通るＶDDとＶSSの間の直流（Ｄ
Ｃ）パスはなくなり、従って、トランジスタ１０４がオ
ンになると、ボンドパッド１００は完全０レベル
（ＶSS）にプルダウンされる。保護トランジスタ１０３
は、トランジスタ１０４のドレインの電圧をＶDD−Ｖtn
に制限し、それによってトランジスタ１０４を保護する
作用もする。トランジスタ１０３のゲート−ドレイン電
圧はＶDDから入力信号電圧を引いたものに制限される。
ジスタ１１２が入力段を保護するのと同様にして、ボン
ドパッド１００上の高い信号電圧からプリドライバＮＡ
ＮＤゲート１０６を保護する電圧降下パストランジスタ
である。トランジスタ１０５は、ＮＡＮＤゲート１０６
から十分な信号駆動電圧（０〜ＶDD−Ｖtn）がプルアッ
プトランジスタ１０１のゲートにかかるようにする。ト
ランジスタ１０２は、０〜ＶDDの電圧スイングでプリド
ライバＮＡＮＤゲート１０６によって駆動される。トラ
ンジスタ１０２をオフにする（Ｖ（ソース）＝Ｖ（ゲー
ト）＝ＶDD）ことにより、トランジスタ１０１、１０
２、１０３、１０４を通るＶDDとＶSSの間の直流（Ｄ
Ｃ）パスはなくなり、従って、トランジスタ１０４がオ
ンになると、ボンドパッド１００は完全０レベル
（ＶSS）にプルダウンされる。保護トランジスタ１０３
は、トランジスタ１０４のドレインの電圧をＶDD−Ｖtn
に制限し、それによってトランジスタ１０４を保護する
作用もする。トランジスタ１０３のゲート−ドレイン電
圧はＶDDから入力信号電圧を引いたものに制限される。
【０００６】従来技術によれば、与えられたトランジス
タに対して所望のバックゲートバイアス電圧を得るため
には、トランジスタは、所望の電源電圧導体（例えばＶ
DDあるいはＶD5）に接続されたドープ半導体タブ領域に
形成される。ほとんどの場合、従来の出力バッファを実
装する集積回路は、バッファ電源電圧（ＶDD）と、高信
号レベル（ＶD5）を出力する電源電圧の両方のための電
源端子を有する。これは、与えられたシステムにおける
混合電圧ＩＣのほとんどの場合には、いずれにしてもそ
の場合には両方の電源レベルを供給しなければならない
ため、好都合である。しかし、場合によっては、特に携
帯型システムの場合、一方の電源電圧レベルを他方から
発生することが望ましいことがある。例えば、低
（ＶDD）レベルは、高（ＶD5）レベルから、電圧レギュ
レータによって生成される。あるいは、例えば米国特許
第５，２８９，０２５号に記載されているように、電圧
ブースト回路によって、高レベルを低レベルから生成す
ることも可能である。
タに対して所望のバックゲートバイアス電圧を得るため
には、トランジスタは、所望の電源電圧導体（例えばＶ
DDあるいはＶD5）に接続されたドープ半導体タブ領域に
形成される。ほとんどの場合、従来の出力バッファを実
装する集積回路は、バッファ電源電圧（ＶDD）と、高信
号レベル（ＶD5）を出力する電源電圧の両方のための電
源端子を有する。これは、与えられたシステムにおける
混合電圧ＩＣのほとんどの場合には、いずれにしてもそ
の場合には両方の電源レベルを供給しなければならない
ため、好都合である。しかし、場合によっては、特に携
帯型システムの場合、一方の電源電圧レベルを他方から
発生することが望ましいことがある。例えば、低
（ＶDD）レベルは、高（ＶD5）レベルから、電圧レギュ
レータによって生成される。あるいは、例えば米国特許
第５，２８９，０２５号に記載されているように、電圧
ブースト回路によって、高レベルを低レベルから生成す
ることも可能である。
【０００７】
【発明が解決しようとする課題】第２の注意点として、
出力バッファの設計において、出力バッファの動作速
度、すなわち、出力バッファを通る伝搬遅延がある。特
に、ＰＣＩ(peripheral component interface)バスの仕
様は、全論理パスを通しての許容遅延が１１ナノ秒であ
るため、伝搬遅延が最小になることを要求している。図
１による出力バッファはこの速度要求を満たさない可能
性があることがわかっている。その主な理由は、駆動信
号がトランジスタ１０１のゲートに加わる速度をパスト
ランジスタ１０５が制限しているためである。このた
め、ボンドパッド１００は、保護トランジスタが存在し
ていない場合よりも遅い速度でＶDDまでプルアップされ
ることになる。
出力バッファの設計において、出力バッファの動作速
度、すなわち、出力バッファを通る伝搬遅延がある。特
に、ＰＣＩ(peripheral component interface)バスの仕
様は、全論理パスを通しての許容遅延が１１ナノ秒であ
るため、伝搬遅延が最小になることを要求している。図
１による出力バッファはこの速度要求を満たさない可能
性があることがわかっている。その主な理由は、駆動信
号がトランジスタ１０１のゲートに加わる速度をパスト
ランジスタ１０５が制限しているためである。このた
め、ボンドパッド１００は、保護トランジスタが存在し
ていない場合よりも遅い速度でＶDDまでプルアップされ
ることになる。
【０００８】
【課題を解決するための手段】本発明の集積回路は、高
い信号電圧に対して保護されながら、しかも、高速動作
を維持している出力バッファを有する。プルアップ伝搬
遅延を短縮するために、追加のｐチャネルプルアップト
ランジスタを有し、そのドレインは電圧降下保護デバイ
スを通して出力導体に接続される。電圧降下保護デバイ
スは一般に、ゲートがバッファ電源電圧（ＶDD）に接続
されたｎチャネルトランジスタである。
い信号電圧に対して保護されながら、しかも、高速動作
を維持している出力バッファを有する。プルアップ伝搬
遅延を短縮するために、追加のｐチャネルプルアップト
ランジスタを有し、そのドレインは電圧降下保護デバイ
スを通して出力導体に接続される。電圧降下保護デバイ
スは一般に、ゲートがバッファ電源電圧（ＶDD）に接続
されたｎチャネルトランジスタである。
【０００９】
【発明の実施の形態】以下、伝搬遅延が短縮されなが
ら、しかもなお、出力導体において出力バッファの電源
電圧より高い電圧信号レベルにも耐える、改良された出
力バッファについて説明する。図２に、この改良出力バ
ッファの例を示す。図１の従来の出力バッファと同等の
要素には同じ番号を用いている。
ら、しかもなお、出力導体において出力バッファの電源
電圧より高い電圧信号レベルにも耐える、改良された出
力バッファについて説明する。図２に、この改良出力バ
ッファの例を示す。図１の従来の出力バッファと同等の
要素には同じ番号を用いている。
【００１０】改良出力バッファは、追加のプルアップト
ランジスタ２１７を有する。しかし、注意すべき点であ
るが、追加トランジスタ２１７のドレインは、従来技術
の場合とは異なり、Ｉ／Ｏボンドパッド１００に接続さ
れない。むしろ、トランジスタ２１７のドレインは、ト
ランジスタ１０３のソースと、トランジスタ１０４のド
レインの間の接点（ノード２１８）に接続される。この
ようにして、トランジスタ２１７のドレインの最大電圧
はＶDD−Ｖtnに制限される。ただし、Ｖtnはｎチャネル
トランジスタ（すなわち１０３）のしきい値電圧であ
る。代表的な場合、この例では、Ｖtn＝１ボルト、ＶDD
＝３ボルトである。従って、トランジスタ２１７の最大
ドレイン電圧は、高電圧（例えば５ボルト）信号がボン
ドパッド１００に現れるときに生じるが、この例では３
−１＝２ボルトとなる。
ランジスタ２１７を有する。しかし、注意すべき点であ
るが、追加トランジスタ２１７のドレインは、従来技術
の場合とは異なり、Ｉ／Ｏボンドパッド１００に接続さ
れない。むしろ、トランジスタ２１７のドレインは、ト
ランジスタ１０３のソースと、トランジスタ１０４のド
レインの間の接点（ノード２１８）に接続される。この
ようにして、トランジスタ２１７のドレインの最大電圧
はＶDD−Ｖtnに制限される。ただし、Ｖtnはｎチャネル
トランジスタ（すなわち１０３）のしきい値電圧であ
る。代表的な場合、この例では、Ｖtn＝１ボルト、ＶDD
＝３ボルトである。従って、トランジスタ２１７の最大
ドレイン電圧は、高電圧（例えば５ボルト）信号がボン
ドパッド１００に現れるときに生じるが、この例では３
−１＝２ボルトとなる。
【００１１】追加出力トランジスタ２１７は以下のよう
にしてプルアップ伝搬遅延を短縮する。ここで、三状態
制御信号ＳＴはハイ（そしてバーＳＴはロー）であり、
これによって出力バッファをイネーブルにすると仮定す
る。
にしてプルアップ伝搬遅延を短縮する。ここで、三状態
制御信号ＳＴはハイ（そしてバーＳＴはロー）であり、
これによって出力バッファをイネーブルにすると仮定す
る。
【００１２】（１）バッファ入力信号Ａがローのとき、
プリドライバＮＡＮＤゲート１０６の出力（ノード２１
９）の電圧はハイである。従って、追加トランジスタ２
１７のゲートの高電圧により、このトランジスタは非導
通となる。同様に、プルアップトランジスタ１０２もま
た非導通である。従って、保護トランジスタ１０１やト
ランジスタ１０３を通じてボンドパッド１００にかかる
プルアップ電圧はない。しかし、低入力信号Ａにより、
プリドライバＮＯＲゲート１１１は高出力電圧レベルを
有する。従って、プルアップトランジスタ１０４は導通
し、これによって、保護トランジスタ１０３を通じて、
ボンドパッド１００の電圧をほぼＶSS（０ボルト）まで
プルダウンする。
プリドライバＮＡＮＤゲート１０６の出力（ノード２１
９）の電圧はハイである。従って、追加トランジスタ２
１７のゲートの高電圧により、このトランジスタは非導
通となる。同様に、プルアップトランジスタ１０２もま
た非導通である。従って、保護トランジスタ１０１やト
ランジスタ１０３を通じてボンドパッド１００にかかる
プルアップ電圧はない。しかし、低入力信号Ａにより、
プリドライバＮＯＲゲート１１１は高出力電圧レベルを
有する。従って、プルアップトランジスタ１０４は導通
し、これによって、保護トランジスタ１０３を通じて、
ボンドパッド１００の電圧をほぼＶSS（０ボルト）まで
プルダウンする。
【００１３】（２）バッファ入力信号Ａがハイになる
と、プリドライバＮＡＮＤゲートの出力（ノード２１
９）はローになり、プリドライバＮＯＲゲートの出力は
ローになる。ｐチャネルプルアップトランジスタ１０２
は導通するが、トランジスタ１０５によってノード１１
６がローになるのが遅延するため、ボンドパッドをＶDD
にプルすることができない。ノード１１６がローになる
と、ボンドパッドはＶDDまでプルすることができる。
と、プリドライバＮＡＮＤゲートの出力（ノード２１
９）はローになり、プリドライバＮＯＲゲートの出力は
ローになる。ｐチャネルプルアップトランジスタ１０２
は導通するが、トランジスタ１０５によってノード１１
６がローになるのが遅延するため、ボンドパッドをＶDD
にプルすることができない。ノード１１６がローになる
と、ボンドパッドはＶDDまでプルすることができる。
【００１４】（３）上記の（１）および（２）で説明し
た動作に加えて、追加プルアップトランジスタ２１７
は、ノード２１９がローのときも導通し、これにより、
ノード２１８をＶDDまでプルアップし、トランジスタ１
０３を通じてボンドパッドをＶDD−Ｖtnまでプルアップ
することになる。ボンドパッド１００の電圧は、従来技
術よりも早くプルアップされる。注意すべき点である
が、ボンドパッド１００からの追加の電流が、保護トラ
ンジスタ１０３を通じて流れる。保護トランジスタ１０
３は、正電圧（ＶDD）によってゲートが導通するように
バイアスされている。理解されるように、こうしてトラ
ンジスタ１０３は、プルダウントランジスタ１０４とと
もに、本発明の技術における追加プルアップトランジス
タ２１７も保護するように作用する。
た動作に加えて、追加プルアップトランジスタ２１７
は、ノード２１９がローのときも導通し、これにより、
ノード２１８をＶDDまでプルアップし、トランジスタ１
０３を通じてボンドパッドをＶDD−Ｖtnまでプルアップ
することになる。ボンドパッド１００の電圧は、従来技
術よりも早くプルアップされる。注意すべき点である
が、ボンドパッド１００からの追加の電流が、保護トラ
ンジスタ１０３を通じて流れる。保護トランジスタ１０
３は、正電圧（ＶDD）によってゲートが導通するように
バイアスされている。理解されるように、こうしてトラ
ンジスタ１０３は、プルダウントランジスタ１０４とと
もに、本発明の技術における追加プルアップトランジス
タ２１７も保護するように作用する。
【００１５】図３に、バス導体（３１）に接続されたボ
ンドパッド（３３）に接続された１つ以上の本発明の出
力バッファ（３５）を含む集積回路（３０）を示す。バ
ス導体は、より高い電圧レベルで動作するもう１つのＩ
Ｃ（３２）のボンドパッド（３４）に接続される。注意
すべき点であるが、この例では、与えられたＩＣの出力
導体としてボンドパッドが使用されているが、他の種類
の出力導体（はんだバンプなどを含む）も可能である。
ンドパッド（３３）に接続された１つ以上の本発明の出
力バッファ（３５）を含む集積回路（３０）を示す。バ
ス導体は、より高い電圧レベルで動作するもう１つのＩ
Ｃ（３２）のボンドパッド（３４）に接続される。注意
すべき点であるが、この例では、与えられたＩＣの出力
導体としてボンドパッドが使用されているが、他の種類
の出力導体（はんだバンプなどを含む）も可能である。
【００１６】また、注意すべき点であるが、上記の例は
三状態出力バッファを利用しているが、本発明は、非三
状態出力バッファとともに実施することも可能である。
さらに、いくつかの保護トランジスタの使用法の１つを
例示したが、本発明の技術は、他の技術によって保護さ
れるトランジスタを有する出力バッファとともに実施す
ることも可能である。例えば、異なるバックゲートバイ
アス電圧を使用するのではなく、異なるしきい値電圧を
有する保護トランジスタを設けるような集積回路製造技
術を使用することが知られている。例では、電源電圧レ
ベルＶDDは３．３ボルト、高電圧信号レベルは５ボルト
として記載したが、他の値も可能である。例えば、次世
代のＩＣは本発明の出力バッファで２ボルトの電源レベ
ルを使用し、３．３ボルトまたは５ボルトのいずれかの
高信号レベルをボンドパッドに加えるとすることが可能
である。最後に、上記の例では、本発明の出力バッファ
と同じＩＣ上に配置され同じボンドパッド（１００）を
共有する入力バッファ（１１５）を示しているが、これ
だけが可能な構成ではない。例えば、本発明の技術は、
同じＩＣ上で出力バッファと同じボンドパッドに接続さ
れた入力バッファがないが、それでもなお出力バッファ
が高電圧（例えば図３のバス３１の導体に現れる）に対
して保護されなければならないようなようなアプリケー
ションでも使用可能である。さらに他のアプリケーショ
ンも可能である。
三状態出力バッファを利用しているが、本発明は、非三
状態出力バッファとともに実施することも可能である。
さらに、いくつかの保護トランジスタの使用法の１つを
例示したが、本発明の技術は、他の技術によって保護さ
れるトランジスタを有する出力バッファとともに実施す
ることも可能である。例えば、異なるバックゲートバイ
アス電圧を使用するのではなく、異なるしきい値電圧を
有する保護トランジスタを設けるような集積回路製造技
術を使用することが知られている。例では、電源電圧レ
ベルＶDDは３．３ボルト、高電圧信号レベルは５ボルト
として記載したが、他の値も可能である。例えば、次世
代のＩＣは本発明の出力バッファで２ボルトの電源レベ
ルを使用し、３．３ボルトまたは５ボルトのいずれかの
高信号レベルをボンドパッドに加えるとすることが可能
である。最後に、上記の例では、本発明の出力バッファ
と同じＩＣ上に配置され同じボンドパッド（１００）を
共有する入力バッファ（１１５）を示しているが、これ
だけが可能な構成ではない。例えば、本発明の技術は、
同じＩＣ上で出力バッファと同じボンドパッドに接続さ
れた入力バッファがないが、それでもなお出力バッファ
が高電圧（例えば図３のバス３１の導体に現れる）に対
して保護されなければならないようなようなアプリケー
ションでも使用可能である。さらに他のアプリケーショ
ンも可能である。
【発明の効果】以上述べたごとく、本発明によれば、伝
搬遅延を短縮しつつ、出力導体において出力バッファの
電源電圧より高い電圧信号レベルにも耐えるように、集
積回路の出力バッファを改良することが可能となる。
搬遅延を短縮しつつ、出力導体において出力バッファの
電源電圧より高い電圧信号レベルにも耐えるように、集
積回路の出力バッファを改良することが可能となる。
【図１】従来技術による、出力導体の高い信号電圧レベ
ルに対して保護された出力バッファの図である。
ルに対して保護された出力バッファの図である。
【図２】本発明の技術による出力バッファの実施の形態
の図である。
の図である。
【図３】本発明の技術を実装したシステムの図である。
１００ ボンドパッド １０１ トランジスタ １０２ ｐチャネルプルアップトランジスタ １０３ トランジスタ １０４ ｎチャネルプルダウントランジスタ １０５ 保護トランジスタ １０６ プリドライバＮＡＮＤゲート １０７ トランジスタ １０８ 保護ｐチャネルトランジスタ １０９ トランジスタ １１０ トランジスタ １１１ プリドライバＮＯＲゲート １１２ パストランジスタ １１３ ＣＭＯＳトランジスタ １１４ ＣＭＯＳトランジスタ １１５ 入力バッファ １１６ インバータ入力ノード ２１７ プルアップトランジスタ ３０ 集積回路 ３１ バス導体 ３２ 集積回路 ３３ ボンドパッド ３４ ボンドパッド ３５ 出力バッファ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−297701（ＪＰ，Ａ) 特開 平７−86910（ＪＰ，Ａ) 特開 平４−329024（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04
Claims (4)
- 【請求項１】 出力導体（１００）に接続された出力バ
ッファを有する集積回路において、 前記出力バッファは、 バッファ入力信号（Ａ）を受信するように接続されたゲ
ートと、正電源電圧導体（ＶDD）と前記出力導体の間に
設けられたソースおよびドレイン領域とを有する第１の
ｐチャネルプルアップトランジスタ（１０２）と、 前記バッファ入力信号を受信するように接続されたゲー
トと、負電源電圧導体（ＶSS）に接続されたソースと、
前記出力導体に接続された電圧降下保護デバイス（１０
３）に所与のノード（２１８）において接続されたドレ
インとを有するｎチャネルプルダウントランジスタとを
有し、 前記集積回路がさらに、前記正電源電圧導体に接続され
たソースと、前記所与のノードに接続されたドレイン
と、前記バッファ入力信号を受信するように接続された
ゲートとを有する第２のｐチャネルプルアップトランジ
スタ（２１７）を有することを特徴とする集積回路。 - 【請求項２】 前記電圧降下保護デバイスが、ｎチャネ
ルトランジスタ（１０３）であることを特徴とする請求
項１の集積回路。 - 【請求項３】 前記ｎチャネルトランジスタ（１０３）
のゲートを前記正電源電圧導体に接続したことを特徴と
する請求項２の集積回路。 - 【請求項４】 前記バッファ入力信号が、第１入力のバ
ッファ入力信号および第２入力の三状態制御信号（Ｓ
Ｔ）を受信するＮＡＮＤゲート回路（１０６）の出力か
ら前記第１のｐチャネルプルアップトランジスタおよび
前記第２のｐチャネルプルアップトランジスタに供給さ
れることを特徴とする請求項１の集積回路。
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