JP2623918B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力バッファ回路に関し、特に電源ノイズの
発生を抑えるための出力バッファに関する。
発生を抑えるための出力バッファに関する。
従来の出力バッファ回路は第９図に示すように、電源
電圧VCC9とデータ出力端子DAT9の間に設けられたＰ型MO
SFETM95と、接地電位VSS9とデータ力端子DAT9の間に設
けられたＮ型MOSFETM96とにより出力段を構成してい
る。Ｐ型MOSFETM91とＮ型MOSFETM92によって構成される
インバータ回路INV91の出力VPG9をＰ型MOSFETM95のゲー
ト端子に接続し、Ｐ型MOSFETM93とＮ型MOSFETM94によっ
て構成されるインバータ回路INV92の出力VNG9をＮ型MOS
FETM96のゲート端子に接続している。NOR回路NOR9の出
力はインバータ回路INV91の入力に接続し、NAND回路NAN
D9の出力はインバータ回路INV92の入力に接続してい
る。NOR回路NOR9の入力には、出力バッファ動作時にロ
ウレベルになる出力イネーブル信号▲▼とデータ信
号D9を、NAND回路NAND9の入力には、出力バッファ動作
時にハイレベルになる出力イネーブル信号OEとデータ信
号D9をそれぞれ接続して構成されている。
電圧VCC9とデータ出力端子DAT9の間に設けられたＰ型MO
SFETM95と、接地電位VSS9とデータ力端子DAT9の間に設
けられたＮ型MOSFETM96とにより出力段を構成してい
る。Ｐ型MOSFETM91とＮ型MOSFETM92によって構成される
インバータ回路INV91の出力VPG9をＰ型MOSFETM95のゲー
ト端子に接続し、Ｐ型MOSFETM93とＮ型MOSFETM94によっ
て構成されるインバータ回路INV92の出力VNG9をＮ型MOS
FETM96のゲート端子に接続している。NOR回路NOR9の出
力はインバータ回路INV91の入力に接続し、NAND回路NAN
D9の出力はインバータ回路INV92の入力に接続してい
る。NOR回路NOR9の入力には、出力バッファ動作時にロ
ウレベルになる出力イネーブル信号▲▼とデータ信
号D9を、NAND回路NAND9の入力には、出力バッファ動作
時にハイレベルになる出力イネーブル信号OEとデータ信
号D9をそれぞれ接続して構成されている。
次に、この回路動作について、第11図，第12図の電圧
波形図を用いて説明する。データ出力端子DAT9の電圧を
ロウレベルからハイレベルに変化させる場合は、第11図
に示すように、データ信号D9がハイレベルからロウレベ
ルに変化し、NOR回路NOR9の出力およびNAND回路NAND9の
出力はロウレベルからハイレベルに、インバータ回路IN
V91の出力VPG9およびインバータ回路INV92の出力VNG9は
ハイレベルからロウレベルにそれぞれ変化する。
波形図を用いて説明する。データ出力端子DAT9の電圧を
ロウレベルからハイレベルに変化させる場合は、第11図
に示すように、データ信号D9がハイレベルからロウレベ
ルに変化し、NOR回路NOR9の出力およびNAND回路NAND9の
出力はロウレベルからハイレベルに、インバータ回路IN
V91の出力VPG9およびインバータ回路INV92の出力VNG9は
ハイレベルからロウレベルにそれぞれ変化する。
すると、Ｎ型MOSFETM96のゲート端子の電圧がロウレ
ベルになることで、Ｎ型MOSFETM96は非導通状態にな
り、Ｐ型MOSFETM95のゲート端子の電圧がロウレベルに
なるため、Ｐ型MOSFETM95は導通状態になり、データ出
力端子DAT9の電圧は、Ｐ型MOSFETM95を介して、電源電
圧VCC9にチャージアップされる。
ベルになることで、Ｎ型MOSFETM96は非導通状態にな
り、Ｐ型MOSFETM95のゲート端子の電圧がロウレベルに
なるため、Ｐ型MOSFETM95は導通状態になり、データ出
力端子DAT9の電圧は、Ｐ型MOSFETM95を介して、電源電
圧VCC9にチャージアップされる。
しかし、実際の半導体装置は、第10図に示すように、
半導体基板CHIP上に出力バッファ回路を形成し、半導体
装置外部から供給される電源電圧VCC,接地電位VSSと出
力バッファ回路の電源電圧VCC9,接地電位VSS9の間に
は、それぞれ配線に寄生するインダクタンスL1,L2が存
在する。
半導体基板CHIP上に出力バッファ回路を形成し、半導体
装置外部から供給される電源電圧VCC,接地電位VSSと出
力バッファ回路の電源電圧VCC9,接地電位VSS9の間に
は、それぞれ配線に寄生するインダクタンスL1,L2が存
在する。
この寄生インダクタンスの影響により、データ出力端
子DAT9の電圧をロウレベルからハイレベルに変化する場
合には、半導体装置内部の電源電圧VCC9が低下する。こ
の電源電圧VCC9の低下を抑えるため、一般にはインバー
タ回路INV91を構成するＮ型MOSFETM92の相互伝達コンダ
クタンスを小さく設計し、Ｐ型MOSFETM95を導通状態に
する場合のゲート電圧の変化を、なだらかにして、Ｐ型
MOSFETM95に流れる電流が急激に変化しないようにして
いる。
子DAT9の電圧をロウレベルからハイレベルに変化する場
合には、半導体装置内部の電源電圧VCC9が低下する。こ
の電源電圧VCC9の低下を抑えるため、一般にはインバー
タ回路INV91を構成するＮ型MOSFETM92の相互伝達コンダ
クタンスを小さく設計し、Ｐ型MOSFETM95を導通状態に
する場合のゲート電圧の変化を、なだらかにして、Ｐ型
MOSFETM95に流れる電流が急激に変化しないようにして
いる。
データ出力端子DAT9の電圧をハイレベルからロウレベ
ルに変化させる場合は、第12図に示すように、データ信
号D9の電圧がロウレベルからハイレベルに変化し、NOR
回路NOR9の出力およびNAND回路NAND9の出力はハイレベ
ルからロウレベルに、インバータ回路INV91の出力VPG9
およびインバータ回路INV92の出力VNG9はロウレベルか
らハイレベルにそれぞれ変化する。
ルに変化させる場合は、第12図に示すように、データ信
号D9の電圧がロウレベルからハイレベルに変化し、NOR
回路NOR9の出力およびNAND回路NAND9の出力はハイレベ
ルからロウレベルに、インバータ回路INV91の出力VPG9
およびインバータ回路INV92の出力VNG9はロウレベルか
らハイレベルにそれぞれ変化する。
すると、Ｐ型MOSFETM95のゲート電圧がハイレベルに
なることで、Ｐ型MOSFETM95は非導通状態になり、Ｎ型M
OSFETM96のゲート電圧がハイレベルになることで、Ｎ型
MOSFETM96は導通状態になり、データ出力端子DAT9の電
圧はＮ型MOSFETM96を介して、接地電位VSS9にディスチ
ャージされる。
なることで、Ｐ型MOSFETM95は非導通状態になり、Ｎ型M
OSFETM96のゲート電圧がハイレベルになることで、Ｎ型
MOSFETM96は導通状態になり、データ出力端子DAT9の電
圧はＮ型MOSFETM96を介して、接地電位VSS9にディスチ
ャージされる。
この場合も、半導体装置内部の接地電位VSS9と外部の
接地電位VSSとの間に寄生するインダクタンスの影響で
半導体装置内部の接地電位VSS9の電圧が上昇する。この
接地電位VSS9の上昇を抑えるため、一般にはインバータ
回路INV92を構成するＰ型MOSFETM93の相互伝達コンダク
タンスを小さく設計し、Ｎ型MOSFETM96を導通状態にす
る場合のゲート電圧の変化をなだらかにして、Ｎ型MOSF
ETM96に流れる電流が急激に変化しないようにしてい
る。
接地電位VSSとの間に寄生するインダクタンスの影響で
半導体装置内部の接地電位VSS9の電圧が上昇する。この
接地電位VSS9の上昇を抑えるため、一般にはインバータ
回路INV92を構成するＰ型MOSFETM93の相互伝達コンダク
タンスを小さく設計し、Ｎ型MOSFETM96を導通状態にす
る場合のゲート電圧の変化をなだらかにして、Ｎ型MOSF
ETM96に流れる電流が急激に変化しないようにしてい
る。
この従来の出力バッファ回路のデータ信号D9としてパ
ルス状のデータが入力された場合、例えば第13図に示す
電圧波形図のように、初期状態において、データ信号D9
がロウレベル状態で、T131に示すように、一時的にデー
タ信号D9がハイレベルになると、データ信号D9の電圧が
ロウレベルからハイレベルに変化することでＮ型MOSFET
M96により、データ出力端子DAT9の電圧はディスチャー
ジされる。しかし、T132に示すように、データ出力端子
DAT9の電圧が接地電位VSSにディスチャージされる前に
データ信号D9がハイレベルからロウレベルに変化するこ
とで、Ｎ型MOSFETM96が急速に非導通状態になる。これ
により、半導体装置内部の接地電位VSS9から外部の接地
電位VSSに流れていた電流が急激に減少してしまい、半
導体装置内部の接地電位VSS9と外部の接地電位VSSとの
間に寄生するインダクタンスの影響により、半導体装置
内部の接地電位VSS9が低電圧側に変化し、さらにＰ型MO
SFETM95が導通状態になることで電源電圧VCC9の電圧も
同時に低電圧側に変化することで、同一半導体基板上に
形成された他の回路が誤動作するといった問題点があっ
た。
ルス状のデータが入力された場合、例えば第13図に示す
電圧波形図のように、初期状態において、データ信号D9
がロウレベル状態で、T131に示すように、一時的にデー
タ信号D9がハイレベルになると、データ信号D9の電圧が
ロウレベルからハイレベルに変化することでＮ型MOSFET
M96により、データ出力端子DAT9の電圧はディスチャー
ジされる。しかし、T132に示すように、データ出力端子
DAT9の電圧が接地電位VSSにディスチャージされる前に
データ信号D9がハイレベルからロウレベルに変化するこ
とで、Ｎ型MOSFETM96が急速に非導通状態になる。これ
により、半導体装置内部の接地電位VSS9から外部の接地
電位VSSに流れていた電流が急激に減少してしまい、半
導体装置内部の接地電位VSS9と外部の接地電位VSSとの
間に寄生するインダクタンスの影響により、半導体装置
内部の接地電位VSS9が低電圧側に変化し、さらにＰ型MO
SFETM95が導通状態になることで電源電圧VCC9の電圧も
同時に低電圧側に変化することで、同一半導体基板上に
形成された他の回路が誤動作するといった問題点があっ
た。
本発明の目的は、半導体装置内部の電源が変動するこ
とを防止できる出力バッファ回路を提供することにあ
る。
とを防止できる出力バッファ回路を提供することにあ
る。
本発明の出力バッファ回路は、第１の電源と第２の電
源との間に直列接続され直列接続点をデータ出力端子と
する第１のＰチャネル型MOSFETおよび第１のＮチャネル
型MOSFETと、第１の電源と第２の電源との間に第２のＰ
チャネル型MOSFETと第１の抵抗素子と第２のＮチャネル
型MOSFETとが直列接続され、第３のＰチャネル型MOSFET
のドレイン電極およびソース電極がそれぞれ前記第２の
Ｐチャネル型MOSFETのドレイン電極および前記第２のＮ
チャネル型MOSFETのドレイン電極に接続され、前記第２
のＰチャネル型MOSFETおよび前記第２のＮチャネル型MO
SFETのゲート電極を共通接続して入力端とするとともに
前記第２のＮチャネル型MOSFETのドレイン電極が出力端
として前記第１のＰチャネル型MOSFETのゲート電極に接
続される第１のインバータと、第１の電源と第２の電源
との間に第４のＰチャネル型MOSFETと第２の抵抗素子と
第３のＮチャネル型MOSFETとが直列接続され、第４のＮ
チャネル型MOSFETのドレイン電極およびソース電極がそ
れぞれ前記第４のＰチャネル型MOSFETのドレイン電極お
よび前記第３のＮチャネル型MOSFETのドレイン電極に接
続され、前記第４のＰチャネル型MOSFETおよび前記第３
のＮチャネル型MOSFETのゲート電極を共通接続して入力
端とするとともに前記第４のＰチャネル型MOSFETのドレ
イン電極が出力端として前記第１のＮチャネル型MOSFET
のゲート電極に接続される第２のインバータと、奇数個
のインバータが従属接続された第１および第２のインバ
ータ群のそれぞれの初段の入力端が前記データ出力端子
に共通接続され、前記第１および第２のインバータ群の
最終段の出力端がそれぞれ前記第３のＰチャネル型MOSF
ETおよび前記第４のＮチャネル型MOSFETのゲート電極に
それぞれ接続される出力電圧検出手段と、データ信号お
よび活性化時にロウレベルとなる出力イネーブル信号を
入力し出力端を前記第１のインバータの入力端に接続す
る論理和手段と、前記データ信号および前記出力イネー
ブル信号の反転信号を入力し出力端を前記第２のインバ
ータの入力端に接続する論理積手段とから構成され、前
記第２のインバータ群の初段はしきい値があらかじめ他
のトランジスタよりも低く設定されたインバータであっ
て、前記データ出力端子の電位が論理レベルのハイレベ
ルからロウレベルへ遷移する時の中間レベルにおいて、
このレベルが前記初段のしきい値を越えるまでは前記第
４のＮチャネル型MOSFETを非導通状態に維持させること
により、前記第３のＮチャネル型MOSFETおよび前記第２
の抵抗素子からなる遅延手段を介して前記第１のＮチャ
ネル型MOSFETのゲート電圧を第２の電源電位に引き下げ
る動作を遅らせて第２の電源に流れる電流変化を抑制す
る機能を有する。
源との間に直列接続され直列接続点をデータ出力端子と
する第１のＰチャネル型MOSFETおよび第１のＮチャネル
型MOSFETと、第１の電源と第２の電源との間に第２のＰ
チャネル型MOSFETと第１の抵抗素子と第２のＮチャネル
型MOSFETとが直列接続され、第３のＰチャネル型MOSFET
のドレイン電極およびソース電極がそれぞれ前記第２の
Ｐチャネル型MOSFETのドレイン電極および前記第２のＮ
チャネル型MOSFETのドレイン電極に接続され、前記第２
のＰチャネル型MOSFETおよび前記第２のＮチャネル型MO
SFETのゲート電極を共通接続して入力端とするとともに
前記第２のＮチャネル型MOSFETのドレイン電極が出力端
として前記第１のＰチャネル型MOSFETのゲート電極に接
続される第１のインバータと、第１の電源と第２の電源
との間に第４のＰチャネル型MOSFETと第２の抵抗素子と
第３のＮチャネル型MOSFETとが直列接続され、第４のＮ
チャネル型MOSFETのドレイン電極およびソース電極がそ
れぞれ前記第４のＰチャネル型MOSFETのドレイン電極お
よび前記第３のＮチャネル型MOSFETのドレイン電極に接
続され、前記第４のＰチャネル型MOSFETおよび前記第３
のＮチャネル型MOSFETのゲート電極を共通接続して入力
端とするとともに前記第４のＰチャネル型MOSFETのドレ
イン電極が出力端として前記第１のＮチャネル型MOSFET
のゲート電極に接続される第２のインバータと、奇数個
のインバータが従属接続された第１および第２のインバ
ータ群のそれぞれの初段の入力端が前記データ出力端子
に共通接続され、前記第１および第２のインバータ群の
最終段の出力端がそれぞれ前記第３のＰチャネル型MOSF
ETおよび前記第４のＮチャネル型MOSFETのゲート電極に
それぞれ接続される出力電圧検出手段と、データ信号お
よび活性化時にロウレベルとなる出力イネーブル信号を
入力し出力端を前記第１のインバータの入力端に接続す
る論理和手段と、前記データ信号および前記出力イネー
ブル信号の反転信号を入力し出力端を前記第２のインバ
ータの入力端に接続する論理積手段とから構成され、前
記第２のインバータ群の初段はしきい値があらかじめ他
のトランジスタよりも低く設定されたインバータであっ
て、前記データ出力端子の電位が論理レベルのハイレベ
ルからロウレベルへ遷移する時の中間レベルにおいて、
このレベルが前記初段のしきい値を越えるまでは前記第
４のＮチャネル型MOSFETを非導通状態に維持させること
により、前記第３のＮチャネル型MOSFETおよび前記第２
の抵抗素子からなる遅延手段を介して前記第１のＮチャ
ネル型MOSFETのゲート電圧を第２の電源電位に引き下げ
る動作を遅らせて第２の電源に流れる電流変化を抑制す
る機能を有する。
さらに、前記電流変化を抑制する機能は、前記第１の
Ｎチャネル型MOSFETが導通状態から非導通状態に遷移す
る期間に対応することができる。
Ｎチャネル型MOSFETが導通状態から非導通状態に遷移す
る期間に対応することができる。
さらにまた、前記第１および前記第２の抵抗素子がデ
ィプリーション型トランジスタであってかつ前記論理和
手段は活性化時にロウレベルの前記イネーブル信号と前
記データ信号とさらに前記第２のインバータの出力とを
入力し、前記論理積手段は前記イネーブル信号の反転信
号と前記データ信号とさらに前記第１のインバータの出
力とを入力し、前記第１のインバータ群の初段はインバ
ータに代えて前記イネーブル信号の反転信号および前記
データ出力端子の信号が入力される論理積手段と、前記
第２のインバータ群の初段はインバータに代えてロウレ
ベルの前記イネーブル信号および前記データ出力端子の
信号が入力される論理和手段とが用いられ、この論理和
手段もしきい値があらかじめ他のトランジスタよりも低
く設定される。
ィプリーション型トランジスタであってかつ前記論理和
手段は活性化時にロウレベルの前記イネーブル信号と前
記データ信号とさらに前記第２のインバータの出力とを
入力し、前記論理積手段は前記イネーブル信号の反転信
号と前記データ信号とさらに前記第１のインバータの出
力とを入力し、前記第１のインバータ群の初段はインバ
ータに代えて前記イネーブル信号の反転信号および前記
データ出力端子の信号が入力される論理積手段と、前記
第２のインバータ群の初段はインバータに代えてロウレ
ベルの前記イネーブル信号および前記データ出力端子の
信号が入力される論理和手段とが用いられ、この論理和
手段もしきい値があらかじめ他のトランジスタよりも低
く設定される。
次に本発明について図面を参照して説明する。第１図
は本発明の一実施例を示す出力バッファ回路の回路図で
ある。電源電圧VCC1とデータ出力端子DAT1の間に設けら
れたＰ型MOSFETM17と接地電位VSS1とデータ出力端子DAT
1の間に設けられたＮ型MOSFETM18とにより出力段を構成
する。Ｐ型MOSFETM11と抵抗素子R1とＮ型MOSFETM12を直
列に接続し、さらにＰ型MOSFETM13のソースとドレイン
を抵抗素子R1の両端にそれぞれ接続してインバータ回路
INV101を構成する。この出力VPG1をＰ型MOSFETM17のゲ
ート端子に接続する。又、Ｐ型MOSFETM14と抵抗素子P2
とＮ型MOSFETM15を直列に接続し、さらにＮ型MOSFETM16
のソースとドレインを抵抗素子R2の両側にそれぞれ接続
してインバータ回路INV102を構成する。この出力VNG1を
Ｎ型MOSFETM18のゲート端子に接続する。
は本発明の一実施例を示す出力バッファ回路の回路図で
ある。電源電圧VCC1とデータ出力端子DAT1の間に設けら
れたＰ型MOSFETM17と接地電位VSS1とデータ出力端子DAT
1の間に設けられたＮ型MOSFETM18とにより出力段を構成
する。Ｐ型MOSFETM11と抵抗素子R1とＮ型MOSFETM12を直
列に接続し、さらにＰ型MOSFETM13のソースとドレイン
を抵抗素子R1の両端にそれぞれ接続してインバータ回路
INV101を構成する。この出力VPG1をＰ型MOSFETM17のゲ
ート端子に接続する。又、Ｐ型MOSFETM14と抵抗素子P2
とＮ型MOSFETM15を直列に接続し、さらにＮ型MOSFETM16
のソースとドレインを抵抗素子R2の両側にそれぞれ接続
してインバータ回路INV102を構成する。この出力VNG1を
Ｎ型MOSFETM18のゲート端子に接続する。
NOR回路NOR1の出力はインバータ回路INV101の入力と
なるＰ型MOSFETM11とＮ型MOSFETM12のゲート端子に接続
し、NAND回路NAND1の出力はインバータ回路INV102の入
力となるＰ型MOSFETM14とＮ型MOSFETM15のゲート端子に
接続する。NOR回路NOR1の入力には、出力バッファ動作
時にロウレベルになる出力イネーブル信号▲▼とデ
ータ信号D1を、NAND回路NAND1の入力には、出力バッフ
ァ動作時にハイレベルになる出力イネーブル信号OEとデ
ータ信号D1をそれぞれ接続する。
なるＰ型MOSFETM11とＮ型MOSFETM12のゲート端子に接続
し、NAND回路NAND1の出力はインバータ回路INV102の入
力となるＰ型MOSFETM14とＮ型MOSFETM15のゲート端子に
接続する。NOR回路NOR1の入力には、出力バッファ動作
時にロウレベルになる出力イネーブル信号▲▼とデ
ータ信号D1を、NAND回路NAND1の入力には、出力バッフ
ァ動作時にハイレベルになる出力イネーブル信号OEとデ
ータ信号D1をそれぞれ接続する。
インバータ回路INV11からインバータ回路INV16によっ
て出力電圧検出回路A1が構成されている。データ出力端
子DAT1をインバータ回路INV11に接続し、インバータ回
路INV12の入力はインバータ回路INV11の出力に接続し、
インバータ回路INV13の入力はインバータ回路INV12の出
力に接続する。さらに、データ出力端子DAT1をインバー
タ回路INV14に接続し、インバータ回路INV15の入力はイ
ンバータ回路INV14の出力に接続し、インバータ回路INV
16の入力はインバータ回路INV15の出力に接続してい
る。
て出力電圧検出回路A1が構成されている。データ出力端
子DAT1をインバータ回路INV11に接続し、インバータ回
路INV12の入力はインバータ回路INV11の出力に接続し、
インバータ回路INV13の入力はインバータ回路INV12の出
力に接続する。さらに、データ出力端子DAT1をインバー
タ回路INV14に接続し、インバータ回路INV15の入力はイ
ンバータ回路INV14の出力に接続し、インバータ回路INV
16の入力はインバータ回路INV15の出力に接続してい
る。
出力電圧検出回路A1の出力信号となるインバータ回路
INV13の出力VCP1をＰ型MOSFETM13のゲート端子に接続
し、他の一出力信号となるインバータ回路INV16の出力V
CN1をＮ型MOSFETM16のゲートに接続している。
INV13の出力VCP1をＰ型MOSFETM13のゲート端子に接続
し、他の一出力信号となるインバータ回路INV16の出力V
CN1をＮ型MOSFETM16のゲートに接続している。
次に本実施例の動作を第２図，第３図，第４図の電圧
波形図を参照して説明する。なお、本実施例において
も、出力バッファの電源電圧VCC1,接地電位VSS1と半導
体装置外部から供給される電源電圧VCC,接地電位VSSの
間には、第10図に示した従来例の場合と同様にインダク
タンスが存在するとする。
波形図を参照して説明する。なお、本実施例において
も、出力バッファの電源電圧VCC1,接地電位VSS1と半導
体装置外部から供給される電源電圧VCC,接地電位VSSの
間には、第10図に示した従来例の場合と同様にインダク
タンスが存在するとする。
まず、データ出力端子DAT1の電圧をロウレベルからハ
イレベルに変化させる場合は、第２図に示すように、デ
ータ信号D1の電圧がハイレベルからロウレベルに変化
し、NOR回路NOR1の出力およびNAND回路NAND1の出力はロ
ウレベルからハイレベルに、インバータ回路INV101の出
力VPG1はＮ型MOSFETM12によりロウレベルになる。ま
た、データ出力端子DAT1の電圧が初期状態でロウレベル
であるので、出力電圧検出回路A1の出力信号VCP1,VCN1
の電圧は初期状態でハイレベルであるから、インバータ
回路INV102の出力VNG1は平列接続された抵抗素子R2とＮ
型MOSFETM16と、さらに直列に接続されたＮ型MOSFETM15
を介して、ロウレベルに変化する。
イレベルに変化させる場合は、第２図に示すように、デ
ータ信号D1の電圧がハイレベルからロウレベルに変化
し、NOR回路NOR1の出力およびNAND回路NAND1の出力はロ
ウレベルからハイレベルに、インバータ回路INV101の出
力VPG1はＮ型MOSFETM12によりロウレベルになる。ま
た、データ出力端子DAT1の電圧が初期状態でロウレベル
であるので、出力電圧検出回路A1の出力信号VCP1,VCN1
の電圧は初期状態でハイレベルであるから、インバータ
回路INV102の出力VNG1は平列接続された抵抗素子R2とＮ
型MOSFETM16と、さらに直列に接続されたＮ型MOSFETM15
を介して、ロウレベルに変化する。
すると、Ｎ型MOSFETM18のゲート端子の電圧がロウレ
ベルになることでＮ型MOSFETM18は非導通状態になり、
Ｐ型MOSFETM17のゲート端子の電圧がロウレベルになる
ことでＰ型MOSFETM17は導通状態になり、データ出力端
子DAT1の電圧はＰ型MOSFETM17を介して電源電圧VCC1に
チャージアップされる。
ベルになることでＮ型MOSFETM18は非導通状態になり、
Ｐ型MOSFETM17のゲート端子の電圧がロウレベルになる
ことでＰ型MOSFETM17は導通状態になり、データ出力端
子DAT1の電圧はＰ型MOSFETM17を介して電源電圧VCC1に
チャージアップされる。
データ出力端子DAT1の電位をハイレベルからロウレベ
ルに変化させる場合は、第３図に示すように、データ信
号D1の電圧がロウレベルからハイレベルに変化し、NOR
回路NOR1の出力およびNAND回路NAND1の出力は、ハイレ
ベルからロウレベルに、インバータ回路INV102の出力V
NG1はＰ型MOSFETM14により、ハイレベルになる。
ルに変化させる場合は、第３図に示すように、データ信
号D1の電圧がロウレベルからハイレベルに変化し、NOR
回路NOR1の出力およびNAND回路NAND1の出力は、ハイレ
ベルからロウレベルに、インバータ回路INV102の出力V
NG1はＰ型MOSFETM14により、ハイレベルになる。
また、データ出力端子DAT1の電圧が初期状態でハイレ
ベルであるので、出力電圧検出回路A1の出力信号VCP1,V
CN1の電圧は初期状態でロウレベルであるから、インバ
ータ回路INV101の出力VPG1は平列接続された抵抗素子P1
とＰ型MOSFETM13と、さらに直列に接続されたＰ型MOSFE
TM11を介して、ハイレベルに変化する。
ベルであるので、出力電圧検出回路A1の出力信号VCP1,V
CN1の電圧は初期状態でロウレベルであるから、インバ
ータ回路INV101の出力VPG1は平列接続された抵抗素子P1
とＰ型MOSFETM13と、さらに直列に接続されたＰ型MOSFE
TM11を介して、ハイレベルに変化する。
すると、Ｐ型MOSFETM17のゲート端子の電圧がハイレ
ベルになることで、Ｐ型MOSFETM17は非導通状態にな
り、Ｎ型MOSFETM18のゲート端子の電圧がハイレベルに
なることで、Ｎ型MOSFETM18は導通状態になり、データ
出力端子DAT1の電圧はＮ型MOSFETM18を介して、接地電
位VSS1にディスチャージされる。
ベルになることで、Ｐ型MOSFETM17は非導通状態にな
り、Ｎ型MOSFETM18のゲート端子の電圧がハイレベルに
なることで、Ｎ型MOSFETM18は導通状態になり、データ
出力端子DAT1の電圧はＮ型MOSFETM18を介して、接地電
位VSS1にディスチャージされる。
このように、データ出力端子DAT1の電圧を単純に変化
させる場合は、本実施例と第９図に示した従来例との対
応するMOSFETの相互伝達コンダクタンスを等価に設計す
るならば、動作スピードおよび半導体装置内部の電源電
圧VCC1および接地電位VSS1の変動は、本実施例と第９図
に示した従来例において等しくなる。
させる場合は、本実施例と第９図に示した従来例との対
応するMOSFETの相互伝達コンダクタンスを等価に設計す
るならば、動作スピードおよび半導体装置内部の電源電
圧VCC1および接地電位VSS1の変動は、本実施例と第９図
に示した従来例において等しくなる。
次に、データ信号D1としてパルス状のデータが入力さ
れた場合、例えば第４図に示す電圧波形図のように、初
期状態においてデータ信号D1がロウレベルの状態で、一
時的にデータ信号D1がハイレベルになった場合について
説明する。まずT41に示すように、データ信号D1がロウ
レベルからハイレベルに変化することで、第３図に示し
た電圧波形図と同様に、Ｎ型MOSFETM18によりデータ出
力端子DAT1の電圧はディスチャージされる。しかし、デ
ータ出力電圧DAT1の電位が接地電位VSSにディスチャー
ジされる前にT42に示すように、データ信号D1の電圧が
ハイレベルからロウレベルに変化した場合、出力電圧検
出回路A1のインバータ回路INV14の論理しきい値電圧を
低電圧に設定することで、出力電圧検出回路A1の出力信
号VCN1は、ロウレベルのままで、Ｎ型MOSFETM16は非導
通状態であるので、Ｎ型MOSFETM18のゲート端子VNG1の
電圧は、抵抗素子R2とＮ型MOSFETM15を介して、接地電
位VSS1に、ゆっくりとディスチャージされる。従って、
半導体装置内部の接地電位VSS1から外部の接地電位VSS
に流れていた電流が急激に変化することは無く、半導体
装置内部の接地電位VSS1が、低電圧側に変化することを
防止できる。
れた場合、例えば第４図に示す電圧波形図のように、初
期状態においてデータ信号D1がロウレベルの状態で、一
時的にデータ信号D1がハイレベルになった場合について
説明する。まずT41に示すように、データ信号D1がロウ
レベルからハイレベルに変化することで、第３図に示し
た電圧波形図と同様に、Ｎ型MOSFETM18によりデータ出
力端子DAT1の電圧はディスチャージされる。しかし、デ
ータ出力電圧DAT1の電位が接地電位VSSにディスチャー
ジされる前にT42に示すように、データ信号D1の電圧が
ハイレベルからロウレベルに変化した場合、出力電圧検
出回路A1のインバータ回路INV14の論理しきい値電圧を
低電圧に設定することで、出力電圧検出回路A1の出力信
号VCN1は、ロウレベルのままで、Ｎ型MOSFETM16は非導
通状態であるので、Ｎ型MOSFETM18のゲート端子VNG1の
電圧は、抵抗素子R2とＮ型MOSFETM15を介して、接地電
位VSS1に、ゆっくりとディスチャージされる。従って、
半導体装置内部の接地電位VSS1から外部の接地電位VSS
に流れていた電流が急激に変化することは無く、半導体
装置内部の接地電位VSS1が、低電圧側に変化することを
防止できる。
第５図は本発明の出力バッファ回路の第２の実施例を
示す回路図である。本実施例では、第１図に示した第１
の実施例と比較して、抵抗素子R1,R2をＮ型ディプリー
ションMOSFETM57,M58に変更してある。これは、抵抗素
子として適当な物がない場合には、Ｎ型ディプリーショ
ンMOSFETを用いることもできるためである。
示す回路図である。本実施例では、第１図に示した第１
の実施例と比較して、抵抗素子R1,R2をＮ型ディプリー
ションMOSFETM57,M58に変更してある。これは、抵抗素
子として適当な物がない場合には、Ｎ型ディプリーショ
ンMOSFETを用いることもできるためである。
また、出力電圧検出回路A5は、第１図のインバータ回
路INV11とINV14をNAND回路NAND52とNOR回路NOR52に変更
し、出力イネーブル信号OEおよび▲▼を入力するこ
とで、出力バッファ停止時に、データ出力端子DAT5の電
圧が電源電圧VCC5と接地電位VSS5の中間電位になった場
合に、出力電圧検出回路の誤動作を防止するためであ
る。
路INV11とINV14をNAND回路NAND52とNOR回路NOR52に変更
し、出力イネーブル信号OEおよび▲▼を入力するこ
とで、出力バッファ停止時に、データ出力端子DAT5の電
圧が電源電圧VCC5と接地電位VSS5の中間電位になった場
合に、出力電圧検出回路の誤動作を防止するためであ
る。
また、NOR回路NOR51の入力には、出力イネーブル信号
▲▼，データ信号D5,インバータ回路INV502の出力V
GN5の３信号を入力とし、NAND回路NAND51の入力には、
出力イネーブル信号のOE,データ信号D5,インバータ回路
INV501の出力VPG5の３信号を入力としている。
▲▼，データ信号D5,インバータ回路INV502の出力V
GN5の３信号を入力とし、NAND回路NAND51の入力には、
出力イネーブル信号のOE,データ信号D5,インバータ回路
INV501の出力VPG5の３信号を入力としている。
次に本実施例の動作を第６図，第７図，第８図の電圧
波形図を参照して説明する。データ出力端子DAT5の電圧
をロウレベルからハイレベルに変化させる場合は、第６
図に示すように、T61でデータ信号D5がハイレベルから
ロウレベルに変化し、NAND回路NAND51の出力は、ロウレ
ベルからハイレベルに変化する。またデータ出力端子DA
T5の電圧は初期状態でロウレベルであるので、出力電圧
検出回路A5の出力信号VCP5,VCN5は初期状態でハイレベ
ルである。従って、インバータ回路INV502の出力VNG5は
平列接続されたディプリーションＮ型MOSFETM58とＮ型M
OSFETM56と、さらに直列に接続されたＮ型MOSFETM55を
介してT62に示すように、ロウレベルに変化すること
で、Ｎ型MOSFETM510は非導通状態に変化する。
波形図を参照して説明する。データ出力端子DAT5の電圧
をロウレベルからハイレベルに変化させる場合は、第６
図に示すように、T61でデータ信号D5がハイレベルから
ロウレベルに変化し、NAND回路NAND51の出力は、ロウレ
ベルからハイレベルに変化する。またデータ出力端子DA
T5の電圧は初期状態でロウレベルであるので、出力電圧
検出回路A5の出力信号VCP5,VCN5は初期状態でハイレベ
ルである。従って、インバータ回路INV502の出力VNG5は
平列接続されたディプリーションＮ型MOSFETM58とＮ型M
OSFETM56と、さらに直列に接続されたＮ型MOSFETM55を
介してT62に示すように、ロウレベルに変化すること
で、Ｎ型MOSFETM510は非導通状態に変化する。
次に、インバータ回路INV502の出力信号VNG5がロウレ
ベルになることで、NOR回路NOR51の出力はロウレベルか
らハイレベルに、インバータ回路INV501の出力はハイレ
ベルからロウレベルに変化することで、Ｐ型MOSFETM59
は導通状態となり、データ出力端子DAT5の電圧はＰ型MO
SFETM59を介してチャージアップされる。
ベルになることで、NOR回路NOR51の出力はロウレベルか
らハイレベルに、インバータ回路INV501の出力はハイレ
ベルからロウレベルに変化することで、Ｐ型MOSFETM59
は導通状態となり、データ出力端子DAT5の電圧はＰ型MO
SFETM59を介してチャージアップされる。
データ出力端子DAT5の電圧のハイレベルからロウレベ
ルに変化させる場合は、第７図に示すように、T71でデ
ータ信号D5がロウレベルからハイレベルに変化し、NOR
回路NOR51の出力は、ハイレベルからロウレベルに変化
する。また、データ出力端子DAT5の電圧は初期状態でハ
イレベルであるので、出力電圧検出回路A5の出力信号V
CP5,VCN5は初期状態でロウレベルとなり、インバータ回
路INV501の出力VPG5は平列接続されたディプリーション
Ｎ型MOSFETM57とＰ型MOSFETM53と、さらに直列に接続さ
れたＰ型MOSFETM51を介して、T72に示すように、ハイレ
ベルに変化することで、Ｐ型MOSFETM59は非導通状態に
変化する。
ルに変化させる場合は、第７図に示すように、T71でデ
ータ信号D5がロウレベルからハイレベルに変化し、NOR
回路NOR51の出力は、ハイレベルからロウレベルに変化
する。また、データ出力端子DAT5の電圧は初期状態でハ
イレベルであるので、出力電圧検出回路A5の出力信号V
CP5,VCN5は初期状態でロウレベルとなり、インバータ回
路INV501の出力VPG5は平列接続されたディプリーション
Ｎ型MOSFETM57とＰ型MOSFETM53と、さらに直列に接続さ
れたＰ型MOSFETM51を介して、T72に示すように、ハイレ
ベルに変化することで、Ｐ型MOSFETM59は非導通状態に
変化する。
次に、インバータ回路INV501の出力信号VPG5がハイレ
ベルになることで、NAND回路NAND51の出力はハイレベル
からロウレベルに、インバータ回路INV502の出力はロウ
レベルからハイレベルに変化することで、Ｎ型MOSFETM
510は導通状態となり、データ出力端子DAT5の電圧はＮ
型MOSFETM510を介してディスチャージされる。
ベルになることで、NAND回路NAND51の出力はハイレベル
からロウレベルに、インバータ回路INV502の出力はロウ
レベルからハイレベルに変化することで、Ｎ型MOSFETM
510は導通状態となり、データ出力端子DAT5の電圧はＮ
型MOSFETM510を介してディスチャージされる。
次に、データ信号D5としてパルス状のデータが入力さ
れた場合、例えば、第８図に示す電圧波形図のように、
初期状態において、データ信号D5がロウレベルの状態で
一時的にデータ信号D5がハイレベルになった場合につい
て説明する。まずT81に示すように、データ信号D5の電
圧がロウレベルからハイレベルに変化することで、第７
図に示した電圧波形図と同様にＮ型MOSFETM510によりデ
ータ出力端子DAT5の電圧はディスチャージされる。しか
し、データ出力端子DAT5の電圧が接地電位VSSにディス
チャージされる前にT82に示すように、データ信号D5が
ハイレベルからロウレベルに変化した場合、出力電圧検
出回路A5のNOR回路NOR52の論理しきい値電圧を低電圧側
に設定することで、出力電圧検出回路A5の出力信号VCN5
はロウレベルのままとなる。これにより、Ｎ型MOSFETM
56は非導通状態であるので、Ｎ型MOSFETM510のゲート端
子VNG5の電圧は、ディプリーションＮ型MOSFETM58とＮ
型MOSFETM55を介して接地電位VSS5に、ゆっくりとディ
スチャージされる。従って、半導体装置内部の接地電位
VSS5から外部の接地電位VSSに流れていた電流が急激に
変化することは無く、半導体装置内部の接地電位VSS5が
低電位側に変化することを防止できる。
れた場合、例えば、第８図に示す電圧波形図のように、
初期状態において、データ信号D5がロウレベルの状態で
一時的にデータ信号D5がハイレベルになった場合につい
て説明する。まずT81に示すように、データ信号D5の電
圧がロウレベルからハイレベルに変化することで、第７
図に示した電圧波形図と同様にＮ型MOSFETM510によりデ
ータ出力端子DAT5の電圧はディスチャージされる。しか
し、データ出力端子DAT5の電圧が接地電位VSSにディス
チャージされる前にT82に示すように、データ信号D5が
ハイレベルからロウレベルに変化した場合、出力電圧検
出回路A5のNOR回路NOR52の論理しきい値電圧を低電圧側
に設定することで、出力電圧検出回路A5の出力信号VCN5
はロウレベルのままとなる。これにより、Ｎ型MOSFETM
56は非導通状態であるので、Ｎ型MOSFETM510のゲート端
子VNG5の電圧は、ディプリーションＮ型MOSFETM58とＮ
型MOSFETM55を介して接地電位VSS5に、ゆっくりとディ
スチャージされる。従って、半導体装置内部の接地電位
VSS5から外部の接地電位VSSに流れていた電流が急激に
変化することは無く、半導体装置内部の接地電位VSS5が
低電位側に変化することを防止できる。
さらに、インバータ回路INV502の出力VNG5がT83に示
すように、ロウレベルになることで、NOR回路NOR51の出
力は、ロウレベルからハイレベルに変化し、インバータ
回路INV501の出力VPG5はハイレベルからロウレベルに変
化し、Ｐ型MOSFETM59が導通状態になることで、データ
出力端子DAT5の電圧はハイレベルにチャージアップされ
る。
すように、ロウレベルになることで、NOR回路NOR51の出
力は、ロウレベルからハイレベルに変化し、インバータ
回路INV501の出力VPG5はハイレベルからロウレベルに変
化し、Ｐ型MOSFETM59が導通状態になることで、データ
出力端子DAT5の電圧はハイレベルにチャージアップされ
る。
なお、本実施例では、インバータ回路INV501,INV502
の出力信号VPG5,VNG5を、NAND回路NAND5,NOR回路NOR5の
入力にそれぞれ接続しているので、Ｐ型MOSFETM59とＮ
型MOSFETM510が、共に導通状態となり、電源端子VCC5か
ら接続電位VSS5に貫通電流が流れることを防止できる効
果もある。
の出力信号VPG5,VNG5を、NAND回路NAND5,NOR回路NOR5の
入力にそれぞれ接続しているので、Ｐ型MOSFETM59とＮ
型MOSFETM510が、共に導通状態となり、電源端子VCC5か
ら接続電位VSS5に貫通電流が流れることを防止できる効
果もある。
以上説明したように本発明は、第１のＰチャネル型MO
SFETおよび第２のＮチャネルMOSFETが直列接続されこの
接続点をデータ出力端子とするバッファ出力段と、デー
タ出力端子の出力信号を入力し、この信号がハイレベル
またはロウレベル化中間レベルかを検出する第１のイン
バータ群および初段のしきい値が他のトランジスタより
も低く設定された第２のインバータ群からなる出力電圧
検出手段と、この手段の出力に応答して入力したデータ
信号の出力電圧の変化を遅らせる手段を有する第１およ
び第２のインバータとを備え、データ出力端子の電位が
ハイレベルからロウレベルへ遷移する時の中間レベルに
おいて、このレベルが出力電圧検出手段の第２のインバ
ータ群のしきい値を越えるまでは第１のＮチャネル型MO
SFETのゲート電圧を第２の電源電位に引き下げる動作を
遅らせて第２の電源に流れる電流変化を抑制する機能を
有するので、第１のＮチャネル型MOSFETが導通状態から
非導通状態に遷移する期間では、第１または第２のMOSF
ETに流れていた電流が急激に減少することによる半導体
装置内部の第１の電源または第２の電源が変動すること
を防止する効果を有する。
SFETおよび第２のＮチャネルMOSFETが直列接続されこの
接続点をデータ出力端子とするバッファ出力段と、デー
タ出力端子の出力信号を入力し、この信号がハイレベル
またはロウレベル化中間レベルかを検出する第１のイン
バータ群および初段のしきい値が他のトランジスタより
も低く設定された第２のインバータ群からなる出力電圧
検出手段と、この手段の出力に応答して入力したデータ
信号の出力電圧の変化を遅らせる手段を有する第１およ
び第２のインバータとを備え、データ出力端子の電位が
ハイレベルからロウレベルへ遷移する時の中間レベルに
おいて、このレベルが出力電圧検出手段の第２のインバ
ータ群のしきい値を越えるまでは第１のＮチャネル型MO
SFETのゲート電圧を第２の電源電位に引き下げる動作を
遅らせて第２の電源に流れる電流変化を抑制する機能を
有するので、第１のＮチャネル型MOSFETが導通状態から
非導通状態に遷移する期間では、第１または第２のMOSF
ETに流れていた電流が急激に減少することによる半導体
装置内部の第１の電源または第２の電源が変動すること
を防止する効果を有する。
第１図は本発明の第１の実施例を示す回路図、第２図，
第３図及び第４図は第１図に示した実施例における電圧
波形図、第５図は本発明の第２の実施例を示す回路図、
第６図，第７図及び第８図は第５図に示した実施例にお
ける電圧波形図、第９図は従来の出力バッファ回路の回
路図、第10図は、半導体装置の電源に寄生するインダク
タンスの等価回路図、第11図，第12図，第13図は、第９
図に示した従来例における電圧波形図である。 D1,D5,D9……データ信号、DAT1,DAT5,DAT9……データ出
力端子、M11,M12〜M96……MOSFET、INV11,INV12〜INV92
……インバータ回路、NOR1,NOR5〜NRO9……NOR回路、NA
ND1,NAND5〜NAND9……NAND回路、A1,A5……出力電圧検
出回路、R1,R2……抵抗素子、OE,▲▼……出力イネ
ーブル信号、L1,L2……インダクタンス。
第３図及び第４図は第１図に示した実施例における電圧
波形図、第５図は本発明の第２の実施例を示す回路図、
第６図，第７図及び第８図は第５図に示した実施例にお
ける電圧波形図、第９図は従来の出力バッファ回路の回
路図、第10図は、半導体装置の電源に寄生するインダク
タンスの等価回路図、第11図，第12図，第13図は、第９
図に示した従来例における電圧波形図である。 D1,D5,D9……データ信号、DAT1,DAT5,DAT9……データ出
力端子、M11,M12〜M96……MOSFET、INV11,INV12〜INV92
……インバータ回路、NOR1,NOR5〜NRO9……NOR回路、NA
ND1,NAND5〜NAND9……NAND回路、A1,A5……出力電圧検
出回路、R1,R2……抵抗素子、OE,▲▼……出力イネ
ーブル信号、L1,L2……インダクタンス。
Claims (3)
- 【請求項１】第１の電源と第２の電源との間に直列接続
され直列接続点をデータ出力端子とする第１のＰチャネ
ル型MOSFETおよび第１のＮチャネル型MOSFETと、第１の
電源と第２の電源との間に第２のＰチャネル型MOSFETと
第１の抵抗素子と第２のＮチャネル型MOSFETとが直列接
続され、第３のＰチャネル型MOSFETのドレイン電極およ
びソース電極がそれぞれ前記第２のＰチャネル型MOSFET
のドレイン電極および前記第２のＮチャネル型MOSFETの
ドレイン電極に接続され、前記第２のＰチャネル型MOSF
ETおよび前記第２のＮチャネル型MOSFETのゲート電極を
共通接続して入力端とするとともに前記第２のＮチャネ
ル型MOSFETのドレイン電極が出力端として前記第１のＰ
チャネル型MOSFETのゲート電極に接続される第１のイン
バータと、第１の電源と第２の電源との間に第４のＰチ
ャネル型MOSFETと第２の抵抗素子と第３のＮチャネル型
MOSFETとが直列接続され、第４のＮチャネル型MOSFETの
ドレイン電極およびソース電極がそれぞれ前記第４のＰ
チャネル型MOSFETのドレイン電極および前記第３のＮチ
ャネル型MOSFETのドレイン電極に接続され、前記第４の
Ｐチャネル型MOSFETおよび前記第３のＮチャネル型MOSF
ETのゲート電極を共通接続して入力端とするとともに前
記第４のＰチャネル型MOSFETのドレイン電極が出力端と
して前記第１のＮチャネル型MOSFETのゲート電極に接続
される第２のインバータと、奇数個のインバータが従属
接続された第１および第２のインバータ群のそれぞれの
初段の入力端が前記データ出力端子に共通接続され、前
記第１および第２のインバータ群の最終段の出力端がそ
れぞれ前記第３のＰチャネル型MOSFETおよび前記第４の
Ｎチャネル型MOSFETのゲート電極にそれぞれ接続される
出力電圧検出手段と、データ信号および活性化時にロウ
レベルとなる出力イネーブル信号を入力し出力端を前記
第１のインバータの入力端に接続する論理和手段と、前
記データ信号および前記出力イネーブル信号の反転信号
を入力し出力端を前記第２のインバータの入力端に接続
する論理積手段とから構成され、前記第２のインバータ
群の初段はしきい値があらかじめ他のトランジスタより
も低く設定されたインバータであって、前記データ出力
端子の電位が論理レベルのハイレベルからロウレベルへ
遷移する時の中間レベルにおいて、このレベルが前記初
段のしきい値を越えるまでは前記第４のＮチャネル型MO
SFETを非導通状態に維持させることにより、前記第３の
Ｎチャネル型MOSFETおよび前記第２の抵抗素子からなる
遅延手段を介して前記第１のＮチャネル型MOSFETのゲー
ト電圧を第２の電源電位に引き下げる動作を遅らせて第
２の電源に流れる電流変化を抑制する機能を有すること
を特徴とする出力バッファ回路。 - 【請求項２】前記電流変化を抑制する機能は、前記第１
のＮチャネル型MOSFETが導通状態から非導通状態に遷移
する期間に対応する請求項１記載の出力バッファ回路。 - 【請求項３】前記第１および前記第２の抵抗素子がディ
プリーション型トランジスタであってかつ前記論理和手
段は活性化時にロウレベルの前記イネーブル信号と前記
データ信号とさらに前記第２のインバータの出力とを入
力し、前記論理積手段は前記イネーブル信号の反転信号
と前記データ信号とさらに前記第１のインバータの出力
とを入力し、前記第１のインバータ群の初段はインバー
タに代えて前記イネーブル信号の反転信号および前記デ
ータ出力端子の信号が入力される論理積手段と、前記第
２のインバータ群の初段はインバータに代えてロウレベ
ルの前記イネーブル信号および前記データ出力端子の信
号が入力される論理和手段とが用いられ、この論理和手
段もしきい値があらかじめ他のトランジスタよりも低く
設定された請求項１記載の出力バッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145718A JP2623918B2 (ja) | 1990-06-04 | 1990-06-04 | 出力バッファ回路 |
| US07/709,190 US5239211A (en) | 1990-06-04 | 1991-06-03 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145718A JP2623918B2 (ja) | 1990-06-04 | 1990-06-04 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438012A JPH0438012A (ja) | 1992-02-07 |
| JP2623918B2 true JP2623918B2 (ja) | 1997-06-25 |
Family
ID=15391525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2145718A Expired - Lifetime JP2623918B2 (ja) | 1990-06-04 | 1990-06-04 | 出力バッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5239211A (ja) |
| JP (1) | JP2623918B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940008718B1 (ko) * | 1991-10-25 | 1994-09-26 | 삼성전자 주식회사 | 직류 전류를 제거한 데이타 출력버퍼 |
| KR940010671B1 (ko) * | 1992-07-25 | 1994-10-24 | 금성일렉트론 주식회사 | Cmos 3-스테이트 버퍼회로 및 그 제어방법 |
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