JPS6153799B2 - - Google Patents

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JPS6153799B2
JPS6153799B2 JP56100509A JP10050981A JPS6153799B2 JP S6153799 B2 JPS6153799 B2 JP S6153799B2 JP 56100509 A JP56100509 A JP 56100509A JP 10050981 A JP10050981 A JP 10050981A JP S6153799 B2 JPS6153799 B2 JP S6153799B2
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transistor
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mos transistors
power supply
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Masanobu Yoshida
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    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports

Description

【発明の詳細な説明】 本発明は半導体装置の出力回路に関し、特に半
導体装置の電源線および接地線の電位変動幅を減
少した半導体装置の出力回路に関する。
従来、MOS（金属酸化膜半導体）メモリ等の
半導体装置に高速動作が要求されるに従い、出力
波形の立ち上がりあるいは立ち下がり時間を短縮
すべく、出力トランジスタはそのＷ／Ｌ（ここ
で、Ｗはチヤンネル幅、Ｌはチヤンネル長）が大
きいものが用いられるようになつて来ている。
Ｗ／Ｌが大きくなると相互コンダクタンスgmも
大きくなるので、出力トランジスタの出力がハイ
レベル（以下、Ｈと称する）からローレベル（以
下、Ｌと称する）あるいはＬからＨへ遷移すると
きに、出力トランジスタ中を瞬時大電流が流れ、
出力トランジスタの出力に接続された配線等のも
つ負荷容量を充放電する時間が短くなり、従つて
出力波形の立上がりおよび立下がりが急峻にな
る。
しかしながら、上述の従来技術により出力トラ
ンジスタのＷ／Ｌを大きくして、瞬時大電流を出
力トランジスタに流すと、以下の問題が生じる。
すなわち、出力トランジスタおよび内部の集積回
路（以下、ICと称する）が接続されている電源
線や接地線は、一般に抵抗やインダクタンスを持
つが、出力トランジスタを介して瞬時ではあるが
大電流が流れることにより、電源線や接地線の電
位は、上記抵抗やインダクタンスにより、一瞬で
はあるが変動する。電源線や接地線のこの電位変
動は内部ICに雑音として与えられるので、出力
トランジスタの出力の遷移時に、例えばダイナミ
ツクメモリではセンスアンプ、スタテイツクメモ
リでは入力バツフアやセンスアンプ等の内部IC
が干渉を受けて誤動作を起したり、外部の集積回
路に誤つた情報を与えてしまつたりする。
一般に、ICの電源としては5V±５％のものが
用いられるが、出力トランジスタを流れる瞬時大
電流は、電源電圧が高くなる程、そのゲートに印
加される電圧が大きくなるので大きくなる。
本発明の目的は、上述の従来技術における問題
にかんがみ、半導体装置の出力トランジスタのゲ
ートにクランプ回路を接続するという構想に基づ
き、半導体装置の電源線および接地線の電位変動
幅を減少させることにある。
以下、本発明の実施例を添付の図面に基づいて
従来例と対比しながら説明する。
第１図ないし第５図は従来例およびその問題点
を説明するための図であり、第６図は本発明の１
実施例を示す回路図である。
第１図は半導体装置における従来の出力バツフ
アを示す回路図である。第１図において、出力バ
ツフアは３段の増幅器からなる構成となつてお
り、入力段インバータは直列接続されたMOSト
ランジスタT1，T2，T3，T4からなつており、最
終出力段は直列接続されたMOSトランジスタT5
およびT6からなつている。各々のインバータは
電源線Vccと接地線Vssの間に接続されている。
Ｄ，はこの出力バツフアの入力端でありO1は
出力端である。
出力段の出力側には(1)MOSトランジスタT5の
ソースおよびMOSトランジスタT6のドレインの
接合容量、(2)出力端O1の配線容量Ｃ1NT、(3)出力
端O1に接続される外部トランジスタのゲート容
量ＣEXT等の和である負荷容量Ｃ（Ｃ＝ＣINT＋Ｃ
EXT）が存在するため、出力端O1に得られる波形
の立上りおよび立下りに時間がかかる、いわゆる
波形のなまりを伴つている。この波形のなまりを
急峻にするために、出力トランジスタT5および
T6のＷ／Ｌは非常に大きくしてある。このため
トランジスタT5およびT6には、出力の遷移時に
瞬間的に大電流が流れる。例えば、入力端Ｄおよ
びがそれぞれＬおよびＨで、出力端O1がＨの
定常状態から、入力端ＤおよびがそれぞれＨお
よびＬになり、出力端O1がＨからＬに遷移しよ
うとするとき、負荷容量Ｃは充電された状態にあ
り、トランジスタT5がオフ、トランジスタT6が
オンになると、Ｃの電荷は急速にトランジスタ
T6を介して接地線Vssに放電される。この時の瞬
時大電流により、集積回路の半導体チツプ上での
接地線Vssと外部の接地線ＶSSEとの間にある抵
抗ＲやインダクタンスＬに電圧降下を生じ、接地
線Vssの電位が一瞬ではあるが上昇してしまう。
この逆に、出力端O1がＬからＨに遷移しようと
するときは、トランジスタT5がオン、T6がオフ
になり、負荷容量Ｃは電源線Vccからトランジス
タT6を介する電流により急速に充電される。こ
の時の瞬時大電流により、チツプ上の電源線Vcc
の電位は、チツプ上の電源線Vccと外部の電源線
ＶCCEとの間の抵抗やインダクタンスによる電圧
降下により一瞬ではあるが低下する。
上述した接地線電位の瞬間的上昇および電源線
電位の瞬間的低下は、出力バツフアに接続されて
いる内部ICや、外部ICに様々の問題すなわち性
能の劣化やはなはだしくは誤動作を引き起す。
第２図は、第１図の出力バツフアが内部ICお
よび外部ICに接続された系の概略ブロツク図で
ある。第２図において、半導体装置IC1の出力バ
ツフアOUTは接地線Vss、電源線Vcc、入力端Ｄ
およびをそれぞれ介して内部のIC10に接続され
ている。出力端O1は外部のIC2の入力バツフアに
接続されている。IC2の入力バツフアは、IC1の電
源線Vccおよび接地線Vssと異なる電源線Vcc′お
よび接地線Vss′の間に直列に接続されたトラン
ジスタQ1およびQ2からなつており、O2はこの入
力バツフアの出力端である。O1がＨおよびＬに
応じてO2はそれぞれＬおよびＨになる。
第３図は第２図の出力バツフアOUTの出力端
O1の電位レベルと外部IC2の入力バツフアの出力
端O2の電位レベルの関係を示すグラフである。
第３図からわかるように、出力端O1のＬからＨ
への遷移に応じて出力端O2はＨからＬに遷移す
る。今、出力端O1がＨレベルの点Ａにあるとす
る。この時、電源線Vccに瞬時大電流が流れて電
源線電位が低下すると、これに伴つて出力端O1
のレベルも低下し、点Ｂのレベルになつた場合、
外部のIC2の入力バツフアの出力端O2はＬからＨ
に反転してしまう。このように、出力端O1が完
全に反転していないにもかかわらず、外部IC2の
入力バツフアの出力が反転するという誤動作が生
ずる。
接地線Vssの電位変動は内部のIC10の動作にも
影響を与える。第４図は第３図のIC1が周知の半
導体記憶装置である場合の要部回路図である。第
４図において、IC1である半導体記憶装置は、メ
モリセルMC、このメモリセルMCの出力を増幅
するセンスアンプSAおよびセンスアンプSAの出
力を増幅出力する出力バツフアOUTを備えてい
る。センスアンプSAは、メモリセルMCの出力を
検出する検出部SEN、ＨとＬの中間レベルの信
号を出力する基準部REFおよびSENとREFの差
を増幅する差動増幅器DEFからなつている。
SENはMOSトランジスタT10，T11，T12および
T13から構成されている。REFはMOSトランジス
タT20，T21，T22，T23およびT24とフローテイン
グゲートトランジスタT25から構成されている。
周知の如くフローテイングゲートトランジスタ
T25のgmを他のトランジスタのそれの半分にして
おけば、上記中間レベルがREFの出力に得られ
る。DEFはMOSトランジスタT15，T16，T17，
T18、およびT19から構成されている。DEFはト
ランジスタT16のゲートにSENの出力を受け取
り、トランジスタT16のゲートにREFの出力を受
け取り、これらの比較により、出力バツフア
OUTの入力端Ｄ，にＨまたはＬのレベルの信
号を与える。
今、出力バツフアOUTの動作MOSトランジス
タT6（第１図）に瞬時大電流が流れて出力バツ
フアOUTの近傍の接地線Vccの電位が上昇した
とする。出力バツフアOUTの近傍にはセンスア
ンプSAの基準部REFが配置されていたとする
と、この基準部の接地電位はSEN，DEFあるい
はメモリセルMCのそれより高くなり中間レベル
の電位が上昇する。この結果、差動増幅器DEF
の動作トランジスタT16のゲートの電位が、本来
ならばＨレベルであるにもかかわらず、上昇した
中間レベルより低いという事態が発生し、出力バ
ツフアOUTの入力端Ｄ，に誤つた信号が伝達
される。
出力バツフアOUTの近傍に配置されたもの
が、DEFやSENである場合、あるいはメモリセ
ルMCである場合も、同様に接地線電位の変動の
影響を受ける。
第５図を参照すれば接地線電位の変動が各回路
に及ぼす影響が一層よく理解できるる。第５図は
周知の１チツプ半導体記憶装置の平面図である。
第５図において接地線Vssは縦横に延伸して配置
されており、横方向の接地線Vsshにはｎ個のセ
ンスアンプSA1，SA2，……，SAnおよび各セン
スアンプ近傍の出力バツフアOUT1，OUT2，…
…，OUTnが接続されている。縦方向の接地線
VssvにはメモリセルMCが接地されてる。接地線
VssはパツドＰにおいて、リード線ｌに接続さ
れ、リード線ｌを介して外部電源（図示せず）
cmの負端子に接続されている。
今、出力バツフアOUT1において出力の動作ト
ランジスタを介して瞬時大電流が接地線に流れ込
んだとする。この瞬時大電流は横方向の接地線
Vsshからリード線ｌを介して外部に流れるため
接地線電位が上昇するのは主に出力バツフア
OUT1の近傍のみである。従つて、接地電位の変
動の影響を最も強く受けるのはこの場合センスア
ンプSA1である。
以上、第２図ないし第５図について述べて来た
ように、出力バツフアの出力トランジスタに瞬時
大電流が流れることにより、この出力バツフアに
接続される回路に種々の悪影響を及ぼす。
本発明は出力バツフアの出力トランジスタを流
れる瞬時大電流を極力抑えようとするものであ
り、次に第６図について本発明の実施例を説明す
る。第６図は半導体装置における本発明による出
力バツフアの１実施例を示す回路図である。第６
図において、第１図と同一部分には同一符号を付
してあり、第１図と異なるところは、出力段イン
バータの負荷MOSトランジスタT5および動作
MOSトランジスタT6のゲートと接地線Vssの間
に、それぞれ、T31〜T34およびT41〜T44からな
るクランプ回路を接続したことである。クランプ
回路は本実施例においては４個のMOSトランジ
スタの各々のドレインとゲートを短縮してダイオ
ードと等価にし、これらを直列接続して構成され
ている。前述したようにICの電源電圧は5V±５
％の範囲で使用される。この範囲で電源電圧が高
いとトランジスタのゲートに印加される電圧も高
くなり、従つて、出力トランジスタを流れる瞬時
大電流も大きくなるが、第６図に示した構成によ
り、ゲート電圧は所定電圧にクランプされるの
で、出力トランジスタT5およびT6を流れる電流
は制限される。クランプされる上記所定電圧は、
瞬時大電流による電源線電位や接地線電位の変動
が他の回路の動作に悪影響を及ぼさない範囲で最
大値となるように、トランジスタT31〜T34，T41
〜T44の個数を選定して設定すれば、出力トラン
ジスタT3およびT4の動作速度をそれ程犠牲にす
ることなく、VssおよびVccの電位の変動を抑え
ることができる。より具体的には電源電圧の範囲
5V±５％の場合、メモリとしてのアクセスタイ
ム等は最も低レベルである5V−５％を基準にし
て規格されるので、クランプ電圧は5V−５％、
すなわち4.75Vになるようにする。こうすればゲ
ートに印加される電圧は0V〜電源Vccまでの間を
フルスイングすることができ、しかも5V＋５％
という高いVccになることもない。従つて特に瞬
時大電流が大となる要因であるところのVccが規
格内に抑えられるので高くなることが防止され
る。
以上の説明から明らかなように、本発明により
半導体装置の電源線および接地線の電位変動幅は
減少されるので、半導体装置内部における誤動作
やこれに接続される外部回路への悪影響を防止す
ることが可能となる。
【図面の簡単な説明】
第１図は半導体装置における従来の出力バツフ
アを示す回路図、第２図ないし第５図は第１図の
回路の問題点を説明するための図であつて第２図
は第１図の出力バツフアが内部ICおよび外部IC
に接続された系の概略ブロツク図、第３図は第２
図の出力バツフアの出力端O1の電位レベルと外
部ICの入力バツフアの出力端O2の電位レベルの
関係を示すグラフ、第４図は第３図のIC1が周知
の半導体記憶装置である場合の要部回路図、第５
図は周知の１チツプ半導体記憶装置の平面図、そ
して第６図は本発明の実施例による出力バツフア
を示す回路図である。 OUT……出力バツフア、Vcc……電源線、Vss
……接地線、T1……入力段インバータの負荷
MOSトランジスタ、T2……入力段インバータの
動作MOSトランジスタ、T3……出力段インバー
タの負荷MOSトランジスタ、T4……出力段イン
バータの動作MOSトランジスタ、Ｃ……負荷容
量、Ｒ……抵抗、Ｌ……インダクタンス、T31〜
T34，T41〜T44……クランプ回路を構成するトラ
ンジスタ。

Claims (1)

    【特許請求の範囲】
  1. １ 電源線と接地線の間に直列に接続された第
    １、第２のMOSトランジスタを具備し、該第
    １、第２のMOSトランジスタのゲートにそれぞ
    れ第１、第２の信号が印加され、該第１、第２の
    信号の高レベル又は低レベル電位に応じて該第
    １、第２のMOSトランジスタが交互にオン、オ
    フされ、該第１、第２のMOSトランジスタのゲ
    ートと該電源線との間にプルアツプトランジスタ
    がそれぞれ設けられ、該第１、第２の信号の高レ
    ベル電位が該プルアツプトランジスタを介して印
    加され、該第１、第２のMOSトランジスタの接
    続点が出力端子に接続されてなり、該第１、第２
    の信号の電位を該第１、第２のMOSトランジス
    タをオン状態にする高レベル範囲内の所定値以下
    にクランプするラクンプ回路を設けたことを特徴
    とする半導体装置の出力回路。
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