JP2548700B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2548700B2 JP2548700B2 JP61002578A JP257886A JP2548700B2 JP 2548700 B2 JP2548700 B2 JP 2548700B2 JP 61002578 A JP61002578 A JP 61002578A JP 257886 A JP257886 A JP 257886A JP 2548700 B2 JP2548700 B2 JP 2548700B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路に関し、特にそのデータ
出力バッファに関するものである。
出力バッファに関するものである。
第４図はよく知られた従来のデータ出力バッファの回
路図である。図において、１は内部データ、２は出力イ
ネーブル（OE）信号、３はデータ出力端子、４はOE信号
２を入力とするインバータ、5,6,9,10,13はＰチャネルM
OSFET、7,8,11,12,14はｎチャネルMOSFETである。そし
て上記トランジスタ5,6,7,8により内部データ１とOE信
号２とを入力とするNAND回路が構成され、また上記トラ
ンジスタ9,10,11,12により内部データ１とインバータ４
の出力であるOEの反転信号とを入力とするNOR回路が構
成されている。出力トランジスタ13はソースが電源電位
に、ドレインがデータ出力端子３に、ゲート15が上記NA
ND回路出力に接続されており、出力トランジスタ14はソ
ースが基準電位に、ドレインが出力端子３に、ゲート16
が上記NOR回路出力に接続されている。ここで上記出力
トランジスタ13,14は、データ出力端子に本半導体集積
回路外から付加される100PF程度の大きな容量性負荷を
駆動しなければならないので、そのゲート幅は大きく設
計されている。
路図である。図において、１は内部データ、２は出力イ
ネーブル（OE）信号、３はデータ出力端子、４はOE信号
２を入力とするインバータ、5,6,9,10,13はＰチャネルM
OSFET、7,8,11,12,14はｎチャネルMOSFETである。そし
て上記トランジスタ5,6,7,8により内部データ１とOE信
号２とを入力とするNAND回路が構成され、また上記トラ
ンジスタ9,10,11,12により内部データ１とインバータ４
の出力であるOEの反転信号とを入力とするNOR回路が構
成されている。出力トランジスタ13はソースが電源電位
に、ドレインがデータ出力端子３に、ゲート15が上記NA
ND回路出力に接続されており、出力トランジスタ14はソ
ースが基準電位に、ドレインが出力端子３に、ゲート16
が上記NOR回路出力に接続されている。ここで上記出力
トランジスタ13,14は、データ出力端子に本半導体集積
回路外から付加される100PF程度の大きな容量性負荷を
駆動しなければならないので、そのゲート幅は大きく設
計されている。
次に動作について説明する。
OE信号２が“L"の場合、OE信号を入力とするNAND回路
出力は内部データに関係なく“H"となり、OEの反転信号
を入力とするNOR回路出力は内部データに関係なく“L"
となる。従って、出力トランジスタ13,14のゲート15,16
は、それぞれ“H",“L"となり、該出力トランジスタ13,
14ともに非導通状態で、内部データを出力しない。
出力は内部データに関係なく“H"となり、OEの反転信号
を入力とするNOR回路出力は内部データに関係なく“L"
となる。従って、出力トランジスタ13,14のゲート15,16
は、それぞれ“H",“L"となり、該出力トランジスタ13,
14ともに非導通状態で、内部データを出力しない。
一方OE信号２が“H"の場合、NAND回路とNOR回路はど
ちらも内部データ１の反転データを出力する。従って、
内部データ１が“H"ならば、ゲート15,16が“L"となっ
て出力トランジスタ13のみ導通状態となり、データ出力
端子３に“H"を出力する。内部データ１が“L"ならば、
ゲート15,16が“H"となって出力トランジスタ14のみが
導通状態となり、データ出力端子３に“L"を出力する。
ちらも内部データ１の反転データを出力する。従って、
内部データ１が“H"ならば、ゲート15,16が“L"となっ
て出力トランジスタ13のみ導通状態となり、データ出力
端子３に“H"を出力する。内部データ１が“L"ならば、
ゲート15,16が“H"となって出力トランジスタ14のみが
導通状態となり、データ出力端子３に“L"を出力する。
このような出力バッファ回路の動作のタイミングチャ
ートを第５図に示す。時刻ｔ1の前後は、OE信号２が
“H"の状態でデータが“H"から“L"に遷移する場合を示
し、時刻ｔ2の前後は、OE信号２を一度“L"にした後に
データが“L"から“H"に遷移する場合を示す。ここで、
時刻ｔ1以前にトランジスタ13のドレイン電流ｉ2が流れ
ていないのはこれ以前に後段容量負荷に対する充電が完
了しているためであり、またトランジスタ13,14の、そ
れぞれのドレイン電流ｉ2,i3がトランジスタ導通期間の
全域に渡っては流れないのは、このトランジスタ導通期
間のうちのドレイン電流が流れる期間において、後段容
量負荷に対する充放電が完了するためである。どちらの
場合にも、データ出力端子３にかかる容量負荷の充放電
のために出力トランジスタ13,14に大きなドレイン電流
が流れる。特に、内部データの変化又はOE信号の変化を
受けて急速に非導通状態から導通状態に変化するので、
ｔ1,t2におけるドレイン電流の変化量 は大きい。
ートを第５図に示す。時刻ｔ1の前後は、OE信号２が
“H"の状態でデータが“H"から“L"に遷移する場合を示
し、時刻ｔ2の前後は、OE信号２を一度“L"にした後に
データが“L"から“H"に遷移する場合を示す。ここで、
時刻ｔ1以前にトランジスタ13のドレイン電流ｉ2が流れ
ていないのはこれ以前に後段容量負荷に対する充電が完
了しているためであり、またトランジスタ13,14の、そ
れぞれのドレイン電流ｉ2,i3がトランジスタ導通期間の
全域に渡っては流れないのは、このトランジスタ導通期
間のうちのドレイン電流が流れる期間において、後段容
量負荷に対する充放電が完了するためである。どちらの
場合にも、データ出力端子３にかかる容量負荷の充放電
のために出力トランジスタ13,14に大きなドレイン電流
が流れる。特に、内部データの変化又はOE信号の変化を
受けて急速に非導通状態から導通状態に変化するので、
ｔ1,t2におけるドレイン電流の変化量 は大きい。
集積回路チップ内，パッケージ，及び集積回路チップ
とパッケージを接続するワイヤでの電源配線と基準電位
配線のインダクタンスをそれぞれＬ2,L1とすると、出力
トランジスタ13,14のドレイン電流ｉ2,i1は、それぞれ
電源電流，基準電位電流となるので、それぞれ で表わされる逆起電力を発生させる。
とパッケージを接続するワイヤでの電源配線と基準電位
配線のインダクタンスをそれぞれＬ2,L1とすると、出力
トランジスタ13,14のドレイン電流ｉ2,i1は、それぞれ
電源電流，基準電位電流となるので、それぞれ で表わされる逆起電力を発生させる。
従って、時刻ｔ1では基準電位に、時刻ｔ2では電源に逆
起電力が発生し雑音となる。またｔ1では短期間ではあ
るがゲート15,16が中間電位となり、出力トランジスタ1
3,14がともに導通して電源電位から基準電位に貫通電流
が流れる。これはデータ出力端子の充放電に寄与しない
無駄な電流である。ｔ2ではOE信号により貫通電流は回
避されている。
起電力が発生し雑音となる。またｔ1では短期間ではあ
るがゲート15,16が中間電位となり、出力トランジスタ1
3,14がともに導通して電源電位から基準電位に貫通電流
が流れる。これはデータ出力端子の充放電に寄与しない
無駄な電流である。ｔ2ではOE信号により貫通電流は回
避されている。
従来の出力バッファは以上のように構成されているの
で、出力データの変化時に基準電位と電源に雑音が発生
するという問題があった。そこで出力トランジスタのゲ
ート幅を小さく設計すれば、上記雑音は小さくできる
が、このゲート幅を小さくするとデータ出力が遅くなる
という損失関係がある。また、新データを出力する直前
まで前データの値をデータ出力端子が保持しているた
め、データ出力の遷移に時間がかかるという欠点もあっ
た。
で、出力データの変化時に基準電位と電源に雑音が発生
するという問題があった。そこで出力トランジスタのゲ
ート幅を小さく設計すれば、上記雑音は小さくできる
が、このゲート幅を小さくするとデータ出力が遅くなる
という損失関係がある。また、新データを出力する直前
まで前データの値をデータ出力端子が保持しているた
め、データ出力の遷移に時間がかかるという欠点もあっ
た。
この発明は上記のような問題点を解消するためになさ
れたもので、出力データ変化時の 逆起電力による雑音を小さくできるとともに、高速にデ
ータ出力の遷移ができる半導体集積回路を得ることを目
的とする。
れたもので、出力データ変化時の 逆起電力による雑音を小さくできるとともに、高速にデ
ータ出力の遷移ができる半導体集積回路を得ることを目
的とする。
この発明に係る半導体集積回路は、電源端子とデータ
出力端子との間に設けられた，第１の制御端子を有する
第１のスイッチ手段と、基準電位端子と上記データ出力
端子との間に設けられた，第２の制御端子を有する第２
のスイッチ手段と、内部データと出力イネーブル信号と
を入力とし、それぞれ、上記第1,第２の制御端子を出力
とする第1,第２の出力制御回路とを備え、該第1,第２の
出力制御回路により、上記出力イネーブル信号が“正”
の場合には上記第1,第２のスイッチ手段の一方を導通、
他方を非導通にして上記データ出力端子から内部データ
に応じたデータを出力し、上記出力イネーブル信号が
“反”の場合には上記第1,第２のスイッチ手段の両方を
非導通にして上記データ出力端子から内部データを出力
しないように制御する半導体集積回路において、上記第
１の制御端子とデータ出力端子との間、及び上記第２の
制御端子とデータ出力端子との間の両方またはいずれか
一方にバイアス印加用スイッチ手段を設け、上記内部デ
ータが変化してデータ出力端子のデータが第１のデータ
から第２のデータに変化する際には、この変化に先立っ
て一定期間上記出力イネーブル信号を“反”にして上記
第１のデータ出力時には導通状態にあった方の上記第1,
第２のいずれかのスイッチ手段を非導通にするととも
に、該一定期間上記バイアス印加用スイッチ手段を導通
させることにより、上記第１のデータ出力時には非導通
状態にあった方の上記第1,第２のいずれかのスイッチ手
段を、非導通状態時の電圧と上記第１のデータ出力時の
データ出力端子電圧との中間電圧にバイアスして、該非
導通状態にあった方のスイッチ手段を軽い導通状態に
し、その後上記出力イネーブル信号を“正”にするとと
もに上記バイアス印加用スイッチ手段を非導通にするこ
とにより上記第２のデータをデータ出力端子から出力す
るようにしたものである。
出力端子との間に設けられた，第１の制御端子を有する
第１のスイッチ手段と、基準電位端子と上記データ出力
端子との間に設けられた，第２の制御端子を有する第２
のスイッチ手段と、内部データと出力イネーブル信号と
を入力とし、それぞれ、上記第1,第２の制御端子を出力
とする第1,第２の出力制御回路とを備え、該第1,第２の
出力制御回路により、上記出力イネーブル信号が“正”
の場合には上記第1,第２のスイッチ手段の一方を導通、
他方を非導通にして上記データ出力端子から内部データ
に応じたデータを出力し、上記出力イネーブル信号が
“反”の場合には上記第1,第２のスイッチ手段の両方を
非導通にして上記データ出力端子から内部データを出力
しないように制御する半導体集積回路において、上記第
１の制御端子とデータ出力端子との間、及び上記第２の
制御端子とデータ出力端子との間の両方またはいずれか
一方にバイアス印加用スイッチ手段を設け、上記内部デ
ータが変化してデータ出力端子のデータが第１のデータ
から第２のデータに変化する際には、この変化に先立っ
て一定期間上記出力イネーブル信号を“反”にして上記
第１のデータ出力時には導通状態にあった方の上記第1,
第２のいずれかのスイッチ手段を非導通にするととも
に、該一定期間上記バイアス印加用スイッチ手段を導通
させることにより、上記第１のデータ出力時には非導通
状態にあった方の上記第1,第２のいずれかのスイッチ手
段を、非導通状態時の電圧と上記第１のデータ出力時の
データ出力端子電圧との中間電圧にバイアスして、該非
導通状態にあった方のスイッチ手段を軽い導通状態に
し、その後上記出力イネーブル信号を“正”にするとと
もに上記バイアス印加用スイッチ手段を非導通にするこ
とにより上記第２のデータをデータ出力端子から出力す
るようにしたものである。
この発明に係る半導体集積回路においては、電源端子
とデータ出力端子との間に設けられた，第１の制御端子
を有する第１のスイッチ手段と、基準電位端子と上記デ
ータ出力端子との間に設けられた，第２の制御端子を有
する第２のスイッチ手段と、内部データと出力イネーブ
ル信号とを入力とし、それぞれ、上記第1,第２の制御端
子を出力とする第1,第２の出力制御回路とを備え、該第
1,第２の出力制御回路により、上記出力イネーブル信号
が“正”の場合には上記第1,第２のスイッチ手段の一方
を導通、他方を非導通にして上記データ出力端子から内
部データに応じたデータを出力し、上記出力イネーブル
信号が“反”の場合には上記第1,第２のスイッチ手段の
両方を非導通にして上記データ出力端子から内部データ
を出力しないように制御する半導体集積回路において、
上記第１の制御端子とデータ出力端子との間、及び上記
第２の制御端子とデータ出力端子との間の両方またはい
ずれか一方にバイアス印加用スイッチ手段を設け、上記
内部データが変化してデータ出力端子のデータが第１の
データから第２のデータに変化する際には、この変化に
先立って一定期間上記出力イネーブル信号を“反”にし
て上記第１のデータ出力時には導通状態にあった方の上
記第1,第２のいずれかのスイッチ手段を非導通にすると
ともに、該一定期間上記バイアス印加用スイッチ手段を
導通させることにより、上記第１のデータ出力時には非
導通状態にあった方の上記第1,第２のいずれかのスイッ
チ手段を、非導通状態時の電圧と上記第１のデータ出力
時のデータ出力端子電圧との中間電圧にバイアスして、
該非導通状態にあった方のスイッチ手段を軽い導通状態
にし、その後上記出力イネーブル信号を“正”にすると
ともに上記バイアス印加用スイッチ手段を非導通にする
ことにより上記第２のデータをデータ出力端子から出力
するようにしたので、次データが前データと逆の場合に
発生する急峻なドレイン電流の立ち上がりを緩和するこ
とができ、また、データ出力端子を予め中間電位にする
ことができるため出力データの遷移に要する時間を短縮
することができる。
とデータ出力端子との間に設けられた，第１の制御端子
を有する第１のスイッチ手段と、基準電位端子と上記デ
ータ出力端子との間に設けられた，第２の制御端子を有
する第２のスイッチ手段と、内部データと出力イネーブ
ル信号とを入力とし、それぞれ、上記第1,第２の制御端
子を出力とする第1,第２の出力制御回路とを備え、該第
1,第２の出力制御回路により、上記出力イネーブル信号
が“正”の場合には上記第1,第２のスイッチ手段の一方
を導通、他方を非導通にして上記データ出力端子から内
部データに応じたデータを出力し、上記出力イネーブル
信号が“反”の場合には上記第1,第２のスイッチ手段の
両方を非導通にして上記データ出力端子から内部データ
を出力しないように制御する半導体集積回路において、
上記第１の制御端子とデータ出力端子との間、及び上記
第２の制御端子とデータ出力端子との間の両方またはい
ずれか一方にバイアス印加用スイッチ手段を設け、上記
内部データが変化してデータ出力端子のデータが第１の
データから第２のデータに変化する際には、この変化に
先立って一定期間上記出力イネーブル信号を“反”にし
て上記第１のデータ出力時には導通状態にあった方の上
記第1,第２のいずれかのスイッチ手段を非導通にすると
ともに、該一定期間上記バイアス印加用スイッチ手段を
導通させることにより、上記第１のデータ出力時には非
導通状態にあった方の上記第1,第２のいずれかのスイッ
チ手段を、非導通状態時の電圧と上記第１のデータ出力
時のデータ出力端子電圧との中間電圧にバイアスして、
該非導通状態にあった方のスイッチ手段を軽い導通状態
にし、その後上記出力イネーブル信号を“正”にすると
ともに上記バイアス印加用スイッチ手段を非導通にする
ことにより上記第２のデータをデータ出力端子から出力
するようにしたので、次データが前データと逆の場合に
発生する急峻なドレイン電流の立ち上がりを緩和するこ
とができ、また、データ出力端子を予め中間電位にする
ことができるため出力データの遷移に要する時間を短縮
することができる。
以下、この発明の一実施例を図について説明する。第
１図において、17はデータ出力３と出力トランジスタ13
のゲート15間に設けられたｎチャネルMOSFET,18はデー
タ出力３と出力トランジスタ14のゲート16間に設けられ
たｎチャネルMOSFETであり、これらのトランジスタ17,1
8によりバイアス印加手段が構成されている。19は上記
トランジスタ17,18のゲートに接続され、上記バイアス
印加手段の動作を制御する制御信号である。
１図において、17はデータ出力３と出力トランジスタ13
のゲート15間に設けられたｎチャネルMOSFET,18はデー
タ出力３と出力トランジスタ14のゲート16間に設けられ
たｎチャネルMOSFETであり、これらのトランジスタ17,1
8によりバイアス印加手段が構成されている。19は上記
トランジスタ17,18のゲートに接続され、上記バイアス
印加手段の動作を制御する制御信号である。
制御信号の発生方法は半導体集積回路の種類により様
々な方法がある。例えばスタティックRAMでは、アドレ
ス変化を検知して発生するATD（Address Transition De
tect）信号に遅延時間を加えて発生させることができる
し、ダイナミックRAMでは、▲▼入力信号に遅延
時間を加えて発生させることができる。
々な方法がある。例えばスタティックRAMでは、アドレ
ス変化を検知して発生するATD（Address Transition De
tect）信号に遅延時間を加えて発生させることができる
し、ダイナミックRAMでは、▲▼入力信号に遅延
時間を加えて発生させることができる。
次に作用効果について説明する。本実施例の出力バッ
ファ回路の動作のタイミングチャートを第２図に示す。
ファ回路の動作のタイミングチャートを第２図に示す。
まず前データとして“H"が出力されている。ここでOE
信号２が“L"になって出力トランジスタ13が非導通状態
になると、その後に制御信号19が“H"になってバイアス
印加手段が動作する。この時、データ出力３は“H"なの
で、出力トランジスタ13のゲート15は“H"のままで、該
出力トランジスタ13は非導通状態にとどまる。一方、
“L"であった出力トランジスタ14のゲート16はトランジ
スタ18を通して“H"側に充電される。ゲート16の電圧は
トランジスタ18のインピーダンスとトランジスタ11と12
の並列インピーダンスの比及びデータ出力３の電圧で決
まる中間電圧になる。従って、前データの“H"出力時に
は非導通であった出力トランジスタ14のみが選択的に軽
い導通状態となる。この時がｔ1′である。
信号２が“L"になって出力トランジスタ13が非導通状態
になると、その後に制御信号19が“H"になってバイアス
印加手段が動作する。この時、データ出力３は“H"なの
で、出力トランジスタ13のゲート15は“H"のままで、該
出力トランジスタ13は非導通状態にとどまる。一方、
“L"であった出力トランジスタ14のゲート16はトランジ
スタ18を通して“H"側に充電される。ゲート16の電圧は
トランジスタ18のインピーダンスとトランジスタ11と12
の並列インピーダンスの比及びデータ出力３の電圧で決
まる中間電圧になる。従って、前データの“H"出力時に
は非導通であった出力トランジスタ14のみが選択的に軽
い導通状態となる。この時がｔ1′である。
次に、新しい内部データ１が現れるころにOE信号２が
“H"に、制御信号19が“L"になる。中間電圧にあったゲ
ート16は“L"の内部データ１に従って“H"になり、出力
トランジスタ14は本格的な導通状態になる。この時がｔ
1である。このときの出力トランジスタ14のドレイン電
流ｉ1の立ち上りは時刻ｔ1′とｔ1に分散するので、急
峻になることはない。従って が小さくなり、基準電位に加わる逆起電力は緩和され
る。また、データ出力３は、軽い導通状態になった出力
トランジスタ14によりあらかじめ中間電圧に移行してい
るので、新データが内部データに現れた後の遷移が速か
に行なわれる。
“H"に、制御信号19が“L"になる。中間電圧にあったゲ
ート16は“L"の内部データ１に従って“H"になり、出力
トランジスタ14は本格的な導通状態になる。この時がｔ
1である。このときの出力トランジスタ14のドレイン電
流ｉ1の立ち上りは時刻ｔ1′とｔ1に分散するので、急
峻になることはない。従って が小さくなり、基準電位に加わる逆起電力は緩和され
る。また、データ出力３は、軽い導通状態になった出力
トランジスタ14によりあらかじめ中間電圧に移行してい
るので、新データが内部データに現れた後の遷移が速か
に行なわれる。
第２図では、この後にデータが“L"から“H"に変化し
た場合も示しているが、データが“H"から“L"に変化し
た場合と同様の動作をする。この場合、時刻ｔ2′に出
力トランジスタ13のみが選択的に軽い導通状態となるた
め、トランジスタ13のドレイン電流ｉ2の立上りが時刻
ｔ2′とｔ2に分散する。このため が小さくなり、電源に加わる逆起電力が緩和される。
た場合も示しているが、データが“H"から“L"に変化し
た場合と同様の動作をする。この場合、時刻ｔ2′に出
力トランジスタ13のみが選択的に軽い導通状態となるた
め、トランジスタ13のドレイン電流ｉ2の立上りが時刻
ｔ2′とｔ2に分散する。このため が小さくなり、電源に加わる逆起電力が緩和される。
以上の説明では出力データが変化する場合を示した
が、出力データが変化しない場合もある。この場合、出
力トランジスタは導通状態→非導通状態→導通状態と、
軽い導通状態を経由せずに導通状態となるが、データ出
力３の電圧は前データ、従って新データに近い中間電圧
にあるので、出力トランジスタに大電流が流れることが
なく、問題ない。
が、出力データが変化しない場合もある。この場合、出
力トランジスタは導通状態→非導通状態→導通状態と、
軽い導通状態を経由せずに導通状態となるが、データ出
力３の電圧は前データ、従って新データに近い中間電圧
にあるので、出力トランジスタに大電流が流れることが
なく、問題ない。
このような本発明は、特に出力端子を多数有する半導
体集積回路、例えば多ビット構成の半導体メモリでその
効果が著しいものである。
体集積回路、例えば多ビット構成の半導体メモリでその
効果が著しいものである。
上記実施例では出力トランジスタ13,14の両方のゲー
ト15,16にバイアス印加手段を設けたものを示した。し
かし、入出力レベルがTTLコンパチブルなMOS集積回路の
場合、出力の論理しきい値は基準電圧と電源電圧の中点
よりも基準電圧側にあるため、データ出力が“H"から
“L"に変化する場合のデータ出力端子の放電電流を大き
くする必要があり、この場合の雑音の方がデータ出力が
“L"から“H"に変化する場合より大きい。従って出力ト
ランジスタ14のゲート16にのみバイアス印加手段を設け
ても効果がある。
ト15,16にバイアス印加手段を設けたものを示した。し
かし、入出力レベルがTTLコンパチブルなMOS集積回路の
場合、出力の論理しきい値は基準電圧と電源電圧の中点
よりも基準電圧側にあるため、データ出力が“H"から
“L"に変化する場合のデータ出力端子の放電電流を大き
くする必要があり、この場合の雑音の方がデータ出力が
“L"から“H"に変化する場合より大きい。従って出力ト
ランジスタ14のゲート16にのみバイアス印加手段を設け
ても効果がある。
また、第３図に示すように、トランジスタ20〜23を用
いてNAND出力及びNOR出力と出力トランジスタのゲート1
5,16とを制御信号19が“H"の時に分離するようにすれ
ば、データ変化時にOE信号を“L"にしなくても上記実施
例と同様の効果が得られる。
いてNAND出力及びNOR出力と出力トランジスタのゲート1
5,16とを制御信号19が“H"の時に分離するようにすれ
ば、データ変化時にOE信号を“L"にしなくても上記実施
例と同様の効果が得られる。
また上記実施例では、各トランジスタにMOSFETを用い
たものを示したが、MESFET又はバイパーラトランジスタ
を用いても同様の回路を構成することができる。
たものを示したが、MESFET又はバイパーラトランジスタ
を用いても同様の回路を構成することができる。
以上のように、この発明に係る半導体集積回路によれ
ば、電源端子とデータ出力端子との間に設けられた，第
１の制御端子を有する第１のスイッチ手段と、基準電位
端子と上記データ出力端子との間に設けられた，第２の
制御端子を有する第２のスイッチ手段と、内部データと
出力イネーブル信号とを入力とし、それぞれ、上記第1,
第２の制御端子を出力とする第1,第２の出力制御回路と
を備え、該第1,第２の出力制御回路により、上記出力イ
ネーブル信号が“正”の場合には上記第1,第２のスイッ
チ手段の一方を導通、他方を非導通にして上記データ出
力端子から内部データに応じたデータを出力し、上記出
力イネーブル信号が“反”の場合には上記第1,第２のス
イッチ手段の両方を非導通にして上記データ出力端子か
ら内部データを出力しないように制御する半導体集積回
路において、上記第１の制御端子とデータ出力端子との
間、及び上記第２の制御端子とデータ出力端子との間の
両方またはいずれか一方にバイアス印加用スイッチ手段
を設け、上記内部データが変化してデータ出力端子のデ
ータが第１のデータから第２のデータに変化する際に
は、この変化に先立って一定期間上記出力イネーブル信
号を“反”にして上記第１のデータ出力時には導通状態
にあった方の上記第1,第２のいずれかのスイッチ手段を
非導通にするとともに、該一定期間上記バイアス印加用
スイッチ手段を導通させることにより、上記第１のデー
タ出力時には非導通状態にあった方の上記第1,第２のい
ずれかのスイッチ手段を、非導通状態時の電圧と上記第
１のデータ出力時のデータ出力端子電圧との中間電圧に
バイアスして、該非導通状態にあった方のスイッチ手段
を軽い導通状態にし、その後上記出力イネーブル信号を
“正”にするとともに上記バイアス印加用スイッチ手段
を非導通にすることにより上記第２のデータをデータ出
力端子から出力するようにしたので、次データが前デー
タと逆の場合に発生する急峻なドレイン電流の立ち上が
りを緩和することができ、また、データ出力端子を予め
中間電位にすることができるため出力データの遷移に要
する時間を短縮することができ、これによりデータ出力
時における雑音を小さく，かつ応答速度を速くすること
ができる効果がある。
ば、電源端子とデータ出力端子との間に設けられた，第
１の制御端子を有する第１のスイッチ手段と、基準電位
端子と上記データ出力端子との間に設けられた，第２の
制御端子を有する第２のスイッチ手段と、内部データと
出力イネーブル信号とを入力とし、それぞれ、上記第1,
第２の制御端子を出力とする第1,第２の出力制御回路と
を備え、該第1,第２の出力制御回路により、上記出力イ
ネーブル信号が“正”の場合には上記第1,第２のスイッ
チ手段の一方を導通、他方を非導通にして上記データ出
力端子から内部データに応じたデータを出力し、上記出
力イネーブル信号が“反”の場合には上記第1,第２のス
イッチ手段の両方を非導通にして上記データ出力端子か
ら内部データを出力しないように制御する半導体集積回
路において、上記第１の制御端子とデータ出力端子との
間、及び上記第２の制御端子とデータ出力端子との間の
両方またはいずれか一方にバイアス印加用スイッチ手段
を設け、上記内部データが変化してデータ出力端子のデ
ータが第１のデータから第２のデータに変化する際に
は、この変化に先立って一定期間上記出力イネーブル信
号を“反”にして上記第１のデータ出力時には導通状態
にあった方の上記第1,第２のいずれかのスイッチ手段を
非導通にするとともに、該一定期間上記バイアス印加用
スイッチ手段を導通させることにより、上記第１のデー
タ出力時には非導通状態にあった方の上記第1,第２のい
ずれかのスイッチ手段を、非導通状態時の電圧と上記第
１のデータ出力時のデータ出力端子電圧との中間電圧に
バイアスして、該非導通状態にあった方のスイッチ手段
を軽い導通状態にし、その後上記出力イネーブル信号を
“正”にするとともに上記バイアス印加用スイッチ手段
を非導通にすることにより上記第２のデータをデータ出
力端子から出力するようにしたので、次データが前デー
タと逆の場合に発生する急峻なドレイン電流の立ち上が
りを緩和することができ、また、データ出力端子を予め
中間電位にすることができるため出力データの遷移に要
する時間を短縮することができ、これによりデータ出力
時における雑音を小さく，かつ応答速度を速くすること
ができる効果がある。
第１図はこの発明の一実施例による半導体集積回路の出
力バッファを示す回路図、第２図はこの発明の一実施例
による出力バッファの動作を説明するためのタイミング
チャート図、第３図はこの発明の他の実施例を示す出力
バッファの回路図、第４図は従来の半導体集積回路の出
力バッファを示す回路図、第５図は従来の出力バッファ
の動作を説明するためのタイミングチャート図である。 １……内部データ、３……データ出力端子、13……出力
トランジスタ（第１のスイッチ手段）、14……出力トラ
ンジスタ（第２のスイッチ手段）、15,16……ゲート、1
7,18……ｎチャネルMOSFET（バイアス印加手段）、19…
…制御信号。 なお図中同一符号は同一又は相当部分を示す。
力バッファを示す回路図、第２図はこの発明の一実施例
による出力バッファの動作を説明するためのタイミング
チャート図、第３図はこの発明の他の実施例を示す出力
バッファの回路図、第４図は従来の半導体集積回路の出
力バッファを示す回路図、第５図は従来の出力バッファ
の動作を説明するためのタイミングチャート図である。 １……内部データ、３……データ出力端子、13……出力
トランジスタ（第１のスイッチ手段）、14……出力トラ
ンジスタ（第２のスイッチ手段）、15,16……ゲート、1
7,18……ｎチャネルMOSFET（バイアス印加手段）、19…
…制御信号。 なお図中同一符号は同一又は相当部分を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948 9184−5Ｋ Ｈ０３Ｋ 17/687 Ｆ
Claims (2)
- 【請求項１】電源端子とデータ出力端子との間に設けら
れた，第１の制御端子を有する第１のスイッチ手段と、
基準電位端子と上記データ出力端子との間に設けられ
た，第２の制御端子を有する第２のスイッチ手段と、内
部データと出力イネーブル信号とを入力とし、それぞ
れ、上記第1,第２の制御端子を出力とする第1,第２の出
力制御回路とを備え、 該第1,第２の出力制御回路により、上記出力イネーブル
信号が“正”の場合には上記第1,第２のスイッチ手段の
一方を導通、他方を非導通にして上記データ出力端子か
ら内部データに応じたデータを出力し、上記出力イネー
ブル信号が“反”の場合には上記第1,第２のスイッチ手
段の両方を非導通にして上記データ出力端子から内部デ
ータを出力しないように制御する半導体集積回路におい
て、 上記第１の制御端子とデータ出力端子との間、及び上記
第２の制御端子とデータ出力端子との間の両方またはい
ずれか一方にバイアス印加用スイッチ手段を設け、 上記内部データが変化してデータ出力端子のデータが第
１のデータから第２のデータに変化する際には、この変
化に先立って一定期間上記出力イネーブル信号を“反”
にして上記第１のデータ出力時には導通状態にあった方
の上記第1,第２のいずれかのスイッチ手段を非導通にす
るとともに、該一定期間上記バイアス印加用スイッチ手
段を導通させることにより、上記第１のデータ出力時に
は非導通状態にあった方の上記第1,第２のいずれかのス
イッチ手段を、非導通状態時の電圧と上記第１のデータ
出力時のデータ出力端子電圧との中間電圧にバイアスし
て、該非導通状態にあった方のスイッチ手段を軽い導通
状態にし、その後上記出力イネーブル信号を“正”にす
るとともに上記バイアス印加用スイッチ手段を非導通に
することにより上記第２のデータをデータ出力端子から
出力するようにしたことを特徴とする半導体集積回路。 - 【請求項２】上記第1,第２のスイッチ手段及び上記バイ
アス印加用スイッチ手段は半導体基板表面にモノリシッ
クに形成された電界効果型トランジスタであることを特
徴とする特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002578A JP2548700B2 (ja) | 1986-01-08 | 1986-01-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002578A JP2548700B2 (ja) | 1986-01-08 | 1986-01-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159910A JPS62159910A (ja) | 1987-07-15 |
| JP2548700B2 true JP2548700B2 (ja) | 1996-10-30 |
Family
ID=11533251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61002578A Expired - Lifetime JP2548700B2 (ja) | 1986-01-08 | 1986-01-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548700B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817037B2 (ja) * | 1987-12-03 | 1996-02-21 | 松下電子工業株式会社 | スタティックｒａｍの出力回路 |
| JPH0666674B2 (ja) * | 1988-11-21 | 1994-08-24 | 株式会社東芝 | 半導体集積回路の出力回路 |
| IT1240012B (it) * | 1990-04-27 | 1993-11-27 | St Microelectronics Srl | Stadio d'uscita dati, del tipo cosiddetto buffer,a ridotto rumore verso massa per circuiti logici di tipo cmos |
| US5280204A (en) * | 1992-07-02 | 1994-01-18 | International Business Machines Corporation | ECI compatible CMOS off-chip driver using feedback to set output levels |
| CN1099761C (zh) * | 1995-07-07 | 2003-01-22 | 精工爱普生株式会社 | 输出电路和应用了输出电路的电子机器 |
| JP2003032098A (ja) * | 2001-07-16 | 2003-01-31 | Oki Electric Ind Co Ltd | 出力バッファ回路 |
-
1986
- 1986-01-08 JP JP61002578A patent/JP2548700B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62159910A (ja) | 1987-07-15 |
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