JPH011200A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は制御クロックにより駆動制御されるダイナミ
ック型回路を含む半導体集積回路に関し、特にクロック
ド・インバータ回路より構成されるダイナミック型シフ
トレジスタに関する。

（従来の技術） 第４図はクロックド・インバータ回路を用いた従来のダ
イナミック型シフトレジスタのトランジスタ構成を示す
のであり、また第５図にはそのロジック構成が示されて
いる。

このシフトレジスタは、マスタ一部となるクロックド・
インバータ回路Ｃ１、スレーブ部となるクロックド・イ
ンバータ回路Ｃ２、および信号出力用のインバータ回路
ＩＶより構成されている。

このシフトレジスタにおいて、制御クロックφをＨ”レ
ベル、その反転クロツクアを゛′Ｌ°°レベルとすると
、マスタ一部のクロックド・インバータ回路Ｃ１のＰチ
ャネルＭＯ８ｉ−ランジスタＴ１とＮチャネルＭＯＳト
ランジスタ下２はそれぞれ遮断状態となる。このため、
クロックド・インバータ回路Ｃ１の出力Ａは、１ｔｉｌ
！ＶｏｏおよびＶｓｓと切離された状態、つまりハイイ
ンピーダンス状態となり、奇生容量の働きでレベルをあ
る一定の期間内保持する。そして、スレーブ部のクロッ
クド・インバータ回路Ｃ２の出力ＢはＡの反転信号とな
り、シフトレジスタはデータ出力状態となる。

φが“Ｌ″レベルアが゛Ｈ′°レベルとなると、クロッ
クド・インバータ回路Ｃ１の出力Ａは入力信号りの反転
信号となり、またスレーブ部のクロックド・インバータ
回路Ｃ２のＰチャネルＭＯＳトランジスタＴ３とＮチャ
ネルＭＯＳトランジスタＴ４は遮断状態となっているた
めその出力信号Ｂはハイインピーダンス状態となり、寄
生容量の働きでφが゛Ｈパレベル、７が゛Ｌ″レベルの
時の出力レベルを一定期間保持する。このように出力Ｂ
がハイインピーダンス状態になっている期間がこのシフ
トレジスタのデータ読込み状態となる。

このデータ読込み状態時に、出力ＢをそのままＬＳＩ内
に伝送すると他の信号配線とのカップリング等の影響で
出力Ｂの電位が変化して誤動作を招くことがあるため、
通常は第４図に示すＩＶのように０２の先に１段以上の
出力用インバータを挿入し、そのインバータの出力をＬ
ＳＩ内に伝送する。

しかしながら、チップ内にこのようなダイナミック型の
シフトレジスタを有するＬＳＩにおいては、ＬＳＩのＤ
Ｃテストやラッチアップテストのためにクロックφ、１
が長時間停止されるため、この停止状態の期間に電源端
子間に大量の貫通電流が流れて素子が破壊されることが
ある。

例えば、クロックが停止してφが°゛ＬＬパレベルが“
Ｈ″レベル固定されると、クロックド・インバータ回路
Ｃ２の出力Ｂがハイインピーダンス状態となり、この状
態が長く続くと出力Ｂは中間電位になる。この結果、出
力用のインバータ回路ＩＶのＰチャネルＭＯ８）−ラン
ジスタＴ５．ＮチャネルＭＯＳトランジスタＴ６が共に
オン状態となり、電源端子間に貫通電流が流れる。一般
に、出力用のインバータ回路ＩＶのトランジスタＴ５゜
Ｔ６のデイメンジョンは大きく設定されるので、その貫
通電流も大きくなる。また、同種のシフトレジスタをチ
ップ内に多数使っている時には、ＬＳＩ全体に大量の貫
通電流が流れることになり、ＩＣ破壊を招く大きな原因
となる。

（発明が解決しようとなる問題点） この発明は前記のような点に鑑みなされたもので、従来
のダイナミック型シフトレジスタではａｉｌｌ　Ｉ２Ｄ
クロックが停止された場合に電源端子間に貫通電流が流
れ、これにより素子破壊を招くことがあるためＬＳＩテ
ストが困難であった点を改善し、制御クロックを長時間
停止しても電源端子間に貫通電流が流れることを防ぐこ
とができるダイナミック型の半導体集積回路を提供する
ことを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明による半導体集積回路にあっては、制御クロッ
クにより駆動制御されるクロックド・インバータ回路と
、このクロックド・インバータ回路の出力端子と高また
は低の一方の電′ＦＡ電位供給端子との間に挿入される
スイッチング素子と、前記１１皿クロックが直流レベル
となるクロックの停止状態を検出し、この停止状態の期
間中前記スイッチング素子を導通させる制御手段とを具
備したものである。

（作用） 前記構成の半導体集積回路にあっては、スイッチング素
子が導通されることによってクロックド・インバータ回
路の出力端子の電位が高または低レベルに設定されるの
で、制御クロックが停止してもクロックド・インバータ
回路の出力は中間電位にはならない。したがって、電ｍ
端子間に流れる目通電流を防ぐことができ、ＬＳＩ評価
を容易に実行できる半導体集積回路が得られる。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明の一実施例に係るダイナミック型シフ
トレジスタを示すものであり、マスター部となるクロッ
クド・インバータ回路Ｃ１とスレーブ部となるクロック
ド・インバータ回路Ｃ２と出力用のインバータ回路ＩＶ
との縦続接続を備えている点は第４図の従来のシフトレ
ジスタと同様であるが、クロックド・インバータ回路Ｃ
２の出カ端にはプルダウン用のＮチャネルＭｏＳトラン
ジスタＴ？０が挿入されると共に、このトランジスタＴ
ＩＯの導通を制御する制御回路１１が設けられている。

制御回路１１は、クロックφによりゲート制御されるイ
ンバータ回路１１ａと、このインバータ回路１１ａに後
続する２個のインバータ回路１１ｂ　、　１１ｃと、イ
ンバータ回路１１ａの出力端子と接地Ｖｓｓ端子間に挿
入されたキャパシタＣとにより構成されている。そして
、インバータ回路１１ｃの出力によりトランジスタＴＩ
Ｏが導通制御される。

インバ〜り回路１１ａは電源Ｖｏｏ端子と接地Ｖ９９端
子との間に直列接続されたＰチャネルＭＯＳトランジス
タＴ１１とＮチャネルＭＯＳトランジスタＴ１２とによ
り構成され、トランジスタＴ１１のゲートは接地Ｖｓｓ
端子に接続され、またトランジスタＴ１２のゲートには
クロックφが供給される。したがって、クロックφがＨ
”レベルの時はトランジスタＴ１２がオンとなり、その
出力ｖｏｕｔは′Ｌ”レベルとなる。またクロックφが
“Ｌ　”レベルの時にはトランジスタＴ１２がオフし、
トランジスタＴＮが常時オンで負荷として作用すること
により、出力ＶｏｕｔはトランジスタＴ１１の抵抗値と
キャパシタＣの容量値とにより決まるＲＣ回路の時定数
で１１　ＨＩ＋レベルへ電位１昇する。

この場合、その時定数は、クロックφのシステム周期以
内ではＶＯｕｔが次段のインバータ回路１１ｂのしきい
ｆｍ’Ｒ圧を越えないように設定される。

次に第２図のタイミングチャートを参照して第１図のシ
フトレジスタの動作を説明する。まず、第２図の領域■
に示すように、クロックφがシステム周波数で動作して
いる時には前述のようにインバータ回路１１ａの出力ｙ
ｏｕｔは次段のインバータ回路１１ｂのしきい値電圧を
越えずに常に“Ｌ　”レベルであるので、インバータ回
路１１ｃの出力すなわち制御回路１１の出力は゛［″レ
ベルである。

したがって、トランジスタＴ１０はオフ状態であり、ス
レーブ部のクロックド・インバータ回路Ｃ２の動作に影
響は与えられず、シフトレジスタは正常に動作する。

一方、第２図の領域■に示すように、ＬＳＩ評価時にお
いてクロックφが停止されて゛′Ｌ″レベルに長時間固
定される時には、スレーブ部のクロックド・インバータ
回路Ｃ２の出力Ｂはハイインピーダンス状態となった後
に中間電位へと変化して行くが、出力Ｂが中間電位にな
る前にキャパシタＣの充電電位によってインバータ回路
１１ａの出力ｙｏｕｔが゛Ｈ″レベルとなるので、制御
回路１１の出力Ｖｇが゛′Ｈ″レベルとなってトランジ
スタＴ１０がオン状態になる。この結果、クロックド・
インバータ回路Ｃ２の出力はＬ　ＩＩレベルに固定され
るため、出力用のインバータ回路ＩＶには貫通電流は流
れない。したがって、貫通電流による素子破壊を招くこ
となく容易にＬＳＩ評価を行なうことが可能となる。

第３図はこの発明の他の実施例であり、多ビツトシフト
レジスタの構成例を示すものである。この場合には、図
示のように前段回路のスレーブ部となるクロックド・イ
ンバータ回路Ｃ２と次段回路のマスタ一部となるクロッ
クド・インバータ回路Ｃ１との接続点と接地Ｖ９９９９
端子ＮチャネルＭＯＳトランジスタＴＩＯをそれぞれ挿
入し、これらのトランジスタを単一の制御回路１１で共
通に１１ＪＩＩＩすればよい。このようにすると、簡単
な構成で効果的に貫通電流を防ぐことが可能となる。

尚、制御回路１１としては、図示の構成に限らず、制御
クロックが直流レベルとなるクロックの停止状態を検出
し、この停止状態の期間中制御信号を出力することがで
きる任意の回路を使用することができる。

また、上記実施例ではスレーブ部のクロックド・インバ
ータ回路Ｃ２の出力端を“Ｌ　”レベルに設定して貫通
電流を防ぐようにしたが、ＩＩ　ＨＩＴレベルに設定し
ても同様に貫通電流を防ぐことができる。この場合には
、スレーブ部ｃ２の出力端と電源ＶＤＤ端子間にＰチャ
ネルＭＯＳトランジスタを挿入し、このトランジスタの
ゲートを制御回路１１のインバータ回路１１ｂの出力で
制御すればよい。

［発明の効果］ 以上のようにこの発明によれば、制御クロックが固定さ
れた場合に貫通電流が流れるのを防止することかでき、
素子破壊を招くことなくＬＳＩ評価を容易に実行できる
ようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体集積回路を説
明する回路図、第２図は第１図の回路の動作を説明する
タイミングチャート、第３図はこの発明の弛の実施例を
説明する回路図、第４図および第５図はそれぞれ従来の
半導体集積回路を説明する回路図である。 ＣＩ　、Ｃ２・・・クロックド・インバータ回路、ＩＶ
・・・出力用インバータ回路、Ｔ１０．　ＴＩ２・・・
ＮチャネルＭＯＳトランジスタ、Ｔ１１・・・Ｐチャネ
ルＭＯＳトランジスタ、Ｃ・・・キャパシタ、１１・・
・制御回路、１１ａ　、　１１ｂ　、　１１ｃ・・・イ
ンバータ回路。 出願人代理人　弁理士　鈴江武彦 第１図 名２図

Claims (1)

1. 【特許請求の範囲】 　制御クロックにより駆動制御されるクロックド・イン
   バータ回路と、 このクロックド・インバータ回路の出力端子と高または
   低の一方の電源電位供給端子との間に挿入されるスイッ
   チング素子と、 前記制御クロックが直流レベルとなるクロックの停止状
   態を検出し、この停止状態の期間中前記スイッチング素
   子を導通させる制御手段とを具備することを特徴とする
   半導体集積回路。