JPH0198318A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH0198318A JPH0198318A JP62255822A JP25582287A JPH0198318A JP H0198318 A JPH0198318 A JP H0198318A JP 62255822 A JP62255822 A JP 62255822A JP 25582287 A JP25582287 A JP 25582287A JP H0198318 A JPH0198318 A JP H0198318A
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- switch
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- 230000007423 decrease Effects 0.000 claims description 4
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000005855 radiation Effects 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入カバッファ回路に係り、特にＣＭＯ８集積回
路の入カバッファ回路に関する。
路の入カバッファ回路に関する。
従来のこの種の入カバッファ回路は、第３図に示す様に
、入力端子５３と出力端子５４とを有する単純なインバ
ータの型をしている。即ち、Ｐチャンネル型ＭＯＳトラ
ンジスタ５１と、ＮチャンネルｆｉＭＯＳトランジスタ
５２とのサイズの比によシ、論理しきい値電圧を、目的
とする値に設定するものである。
、入力端子５３と出力端子５４とを有する単純なインバ
ータの型をしている。即ち、Ｐチャンネル型ＭＯＳトラ
ンジスタ５１と、ＮチャンネルｆｉＭＯＳトランジスタ
５２とのサイズの比によシ、論理しきい値電圧を、目的
とする値に設定するものである。
前述した従来の入カバッファ回路のトランジスタサイズ
は設計時に決定しておシ、放射線の影響により、使用し
ているＭＯＳ）ランジスタのしきい値電圧、及び移動度
が変動し、論理しきい値が低下すると、低（Ｌｏｗ）レ
ベル入力電圧の規格を満足することが出来なくなシ、誤
動作するという欠点がある。
は設計時に決定しておシ、放射線の影響により、使用し
ているＭＯＳ）ランジスタのしきい値電圧、及び移動度
が変動し、論理しきい値が低下すると、低（Ｌｏｗ）レ
ベル入力電圧の規格を満足することが出来なくなシ、誤
動作するという欠点がある。
本発明の目的は、前記欠点が解決され、論理しきい値が
変動することがなく、誤動作する心配がないようにした
入カバッファ回路を提供することにある。
変動することがなく、誤動作する心配がないようにした
入カバッファ回路を提供することにある。
本発明の入カバッファ回路の構成は、出力端子とＧＮＤ
端子との間に並列に接続された第１．第２のＮチャンネ
ル型ＭＯＳ）ランジスタと、出力端子とＶＤＤ端子との
間に並列に接続された第１゜第２のＰチャンネル型ＭＯ
Ｓトランジスタと、第２のＮチャンネル型ＭＯＳトラン
ジスタのゲート電極と入力端子との間に接続された第１
のスイ。
端子との間に並列に接続された第１．第２のＮチャンネ
ル型ＭＯＳ）ランジスタと、出力端子とＶＤＤ端子との
間に並列に接続された第１゜第２のＰチャンネル型ＭＯ
Ｓトランジスタと、第２のＮチャンネル型ＭＯＳトラン
ジスタのゲート電極と入力端子との間に接続された第１
のスイ。
チと第２のＰチャンネル型ＭＯＳトランジスタのゲート
電極と入力端子との間に接続さｎた第２のスイッチと、
第１のスイッチがし中断状態の時に第２のＮチャンネル
ＭＯＳ）ランジスタのゲート電極の電位ｔ−ＧＮＤ電位
に設定する回路と、第２のスイッチがしゃ断状態の時に
第２のＰチャンネル型ＭＯＳトランジスタのゲート電極
の電位をＶＤＤの電位に設定する回路と、論理しきい値
の変動を検出する回路とを備え、第１のＮチャンネルＭ
ＯＳ）ランジスタのゲート電極及び第１のＰチャンネル
ＭＯ８）う／ジスタのゲート電極は入力端子に接続され
、前記論理しきい値の変動を検出する回路と前記第１お
よび第２のスイッチとが、前記論理しきい値が低下した
際に前記第１のスイッチをし中断状態にしかつ前記第２
のスイッチを導通状態にする様に、接続されていること
を特徴とする。
電極と入力端子との間に接続さｎた第２のスイッチと、
第１のスイッチがし中断状態の時に第２のＮチャンネル
ＭＯＳ）ランジスタのゲート電極の電位ｔ−ＧＮＤ電位
に設定する回路と、第２のスイッチがしゃ断状態の時に
第２のＰチャンネル型ＭＯＳトランジスタのゲート電極
の電位をＶＤＤの電位に設定する回路と、論理しきい値
の変動を検出する回路とを備え、第１のＮチャンネルＭ
ＯＳ）ランジスタのゲート電極及び第１のＰチャンネル
ＭＯ８）う／ジスタのゲート電極は入力端子に接続され
、前記論理しきい値の変動を検出する回路と前記第１お
よび第２のスイッチとが、前記論理しきい値が低下した
際に前記第１のスイッチをし中断状態にしかつ前記第２
のスイッチを導通状態にする様に、接続されていること
を特徴とする。
次に本発明について図面金参照して詳細に説明する。
第１図は本発明の第１の実施例の入カバッファ回路の回
路図である。同図において、本実施例の入カバッファ回
路は、出力端子２０とＧＮＤ端子との間に接続されたＮ
チャンネルＭＯＳ）ランジスタ１と、同様に出力端子２
０とＧＮＤ端子との間に接続されたＮチャンネルＭＯＳ
）ランジスタ３と、出力端子２０とＶＤＤ端子との間に
接続されたＰチャンネルＭＯＳトランジスタ２，４と、
ＭＯＳ）ランジスタ３のゲートと入力端子１９との間に
接続されたスイッチ７と、ＭＯＳトランジスタ４のゲー
トと入力端子１９との間に接続されたスイッチ８と、Ｍ
ＯＳトランジスタ３のゲートとＧＮＤ端子との間に接続
されたＮチャンネルＭＯＳトランジスタ５と、ＭＯＳト
ランジスタ４のゲートとＶＤＤ端子との間に接続された
ＰチャンネルＭＯＳトランジスタロとを含み、構成され
る。
路図である。同図において、本実施例の入カバッファ回
路は、出力端子２０とＧＮＤ端子との間に接続されたＮ
チャンネルＭＯＳ）ランジスタ１と、同様に出力端子２
０とＧＮＤ端子との間に接続されたＮチャンネルＭＯＳ
）ランジスタ３と、出力端子２０とＶＤＤ端子との間に
接続されたＰチャンネルＭＯＳトランジスタ２，４と、
ＭＯＳ）ランジスタ３のゲートと入力端子１９との間に
接続されたスイッチ７と、ＭＯＳトランジスタ４のゲー
トと入力端子１９との間に接続されたスイッチ８と、Ｍ
ＯＳトランジスタ３のゲートとＧＮＤ端子との間に接続
されたＮチャンネルＭＯＳトランジスタ５と、ＭＯＳト
ランジスタ４のゲートとＶＤＤ端子との間に接続された
ＰチャンネルＭＯＳトランジスタロとを含み、構成され
る。
ここで、ＭＯＳ）ランジスタ１，２のゲートはいずれも
入力端子１９に接続されている。さらに、本回路は、節
点Ｎ２とＧＮＤ端子との間に接続されたＮチャンネルＭ
ＯＳ）ランジスタ９と、節点Ｎ２とＶＤＤ端子との間に
接続されたＰチャンネルＭＯＳトランジスタ１０と、前
記節点Ｎ２ｔ−人力とし節点Ｎ３を出力とするインバー
タを構成するＭＯＳ）ランジスタ１１．１２と、同様に
節点Ｎ３ｅ入力とし節点Ｎ４を出力とするインバータを
構成するＭＯＳ）ランジスタ１３．１４と、節点Ｎ４を
入力としＮ５ｔ−出力とするインバータを構成するＭＯ
Ｓ）ランジスタｌ ５ 、１６．！＝’に含ミ、構成さ
れる。ここで、ＭＯＳトランジスタ９＋ｔ。
入力端子１９に接続されている。さらに、本回路は、節
点Ｎ２とＧＮＤ端子との間に接続されたＮチャンネルＭ
ＯＳ）ランジスタ９と、節点Ｎ２とＶＤＤ端子との間に
接続されたＰチャンネルＭＯＳトランジスタ１０と、前
記節点Ｎ２ｔ−人力とし節点Ｎ３を出力とするインバー
タを構成するＭＯＳ）ランジスタ１１．１２と、同様に
節点Ｎ３ｅ入力とし節点Ｎ４を出力とするインバータを
構成するＭＯＳ）ランジスタ１３．１４と、節点Ｎ４を
入力としＮ５ｔ−出力とするインバータを構成するＭＯ
Ｓ）ランジスタｌ ５ 、１６．！＝’に含ミ、構成さ
れる。ここで、ＭＯＳトランジスタ９＋ｔ。
ゲートは、共に節点Ｎ１に接続さｎておシ、この節点Ｎ
１は抵抗１７．１８によってそれぞれＧＮＤ端子、ＶＤ
Ｄ端子に接続されている。今、節点Ｎ１の電位を、抵抗
１７．１８の値を適当な値を選び、ＭＯＳ）ランジスタ
９．ｌＯから成る論理しきい値電圧より低い値にするこ
とによシ、節点Ｎ４には高（Ｈｌｇｈ） ＊節点Ｎ５に
は低（Ｌｏｗ ）レベルの出力が得られ、さらに、スイ
ッチ７は導通（ｏｎ）Ｌ、スイッチ８は非導通（ｏｆｆ
）ｌ、、ＭＯＢ）ランジスタ５はｏｆｆ％ＭＯＳトラン
ジスタロはｏｎｌ、、ＭＯＢ）ランジスタ４はｏｆｆす
るので、入力信号はＭＯＢ）ランジスタ２，１．３の計
３個のＭＯＢ）ランジスタのゲートに接続され、この３
個のＭＯＢ）ランジスタがインバータとして働き、入力
信号を出力端子２０から後段に伝達する。
１は抵抗１７．１８によってそれぞれＧＮＤ端子、ＶＤ
Ｄ端子に接続されている。今、節点Ｎ１の電位を、抵抗
１７．１８の値を適当な値を選び、ＭＯＳ）ランジスタ
９．ｌＯから成る論理しきい値電圧より低い値にするこ
とによシ、節点Ｎ４には高（Ｈｌｇｈ） ＊節点Ｎ５に
は低（Ｌｏｗ ）レベルの出力が得られ、さらに、スイ
ッチ７は導通（ｏｎ）Ｌ、スイッチ８は非導通（ｏｆｆ
）ｌ、、ＭＯＢ）ランジスタ５はｏｆｆ％ＭＯＳトラン
ジスタロはｏｎｌ、、ＭＯＢ）ランジスタ４はｏｆｆす
るので、入力信号はＭＯＢ）ランジスタ２，１．３の計
３個のＭＯＢ）ランジスタのゲートに接続され、この３
個のＭＯＢ）ランジスタがインバータとして働き、入力
信号を出力端子２０から後段に伝達する。
さて、ガンマ（ｒ）＃等の放射線を照射することによっ
て、論理しきい値は下がるが、この時Δ１０Ｓ）ランジ
スタ９．１０のトランジスタサイズの比を、ＭＯＢ）ラ
ンジスタ２と（ＭＯＢ）ランジスタ１＋ＭＯＳトランジ
スタ３）のトランジスタサイズの比と同一とし、節点Ｎ
ｌの設定値を集積回路（ＩＣ）のＬｏｗレベル入力電圧
の最大（ＭＡＸ）値より、０．１ Ｖ程度高くしておく
と、論理しきい値の実値が放射線の影響によシ徐々に下
がって、節点Ｎｌの設定値より下がると、ＭＯＳトラン
ジスタ９，１０から成るインバータが反転し、節点Ｎ４
がＬｏｗレベル、節点Ｎ５がＨｉｇｈレベルにな９、ス
イ、チアはｏｆｆ、 スイッチ８はｏｎ。
て、論理しきい値は下がるが、この時Δ１０Ｓ）ランジ
スタ９．１０のトランジスタサイズの比を、ＭＯＢ）ラ
ンジスタ２と（ＭＯＢ）ランジスタ１＋ＭＯＳトランジ
スタ３）のトランジスタサイズの比と同一とし、節点Ｎ
ｌの設定値を集積回路（ＩＣ）のＬｏｗレベル入力電圧
の最大（ＭＡＸ）値より、０．１ Ｖ程度高くしておく
と、論理しきい値の実値が放射線の影響によシ徐々に下
がって、節点Ｎｌの設定値より下がると、ＭＯＳトラン
ジスタ９，１０から成るインバータが反転し、節点Ｎ４
がＬｏｗレベル、節点Ｎ５がＨｉｇｈレベルにな９、ス
イ、チアはｏｆｆ、 スイッチ８はｏｎ。
ＭＯＢ）ランジスタロはｏｆｆ、ＭＯＢ）ランジスタ３
がｏｆｆすると、入力信号はＭＯＢ）ランジスタ１．２
．３の３個のＭＯＢ）ランジスタのゲートに接続され、
今度はくの３個のＭＯＢ）ランジスタによるインバータ
として動作することになシ、等測的にＮチャンネルＭＯ
Ｓトランジスタの（Ｗ）が減少し、ＰチャンネルＭＯＢ
）ランジスタのＷが増加することになシ、インバータと
しての論理しきい値は高くな、９、Ｌｏｗレベル入力電
圧のＭＡＸ値の規格とのマージンが大きくなシ、よシ多
量の放射線に耐えられることになる。
がｏｆｆすると、入力信号はＭＯＢ）ランジスタ１．２
．３の３個のＭＯＢ）ランジスタのゲートに接続され、
今度はくの３個のＭＯＢ）ランジスタによるインバータ
として動作することになシ、等測的にＮチャンネルＭＯ
Ｓトランジスタの（Ｗ）が減少し、ＰチャンネルＭＯＢ
）ランジスタのＷが増加することになシ、インバータと
しての論理しきい値は高くな、９、Ｌｏｗレベル入力電
圧のＭＡＸ値の規格とのマージンが大きくなシ、よシ多
量の放射線に耐えられることになる。
第２図は本発明の第２の実施例の入カバッファ回路の回
路図である。
路図である。
本実施例の入カバ、ファ回路は、前記第１図の第１の実
施例の回路のＰチャンネルＭＯＳトランジスタロとＮチ
ャンネルＭＯＳトランジスタ５とを、それぞれ抵抗２６
．抵抗２５に置き換え喪ものであり、その他の部分は第
１図と同様である。
施例の回路のＰチャンネルＭＯＳトランジスタロとＮチ
ャンネルＭＯＳトランジスタ５とを、それぞれ抵抗２６
．抵抗２５に置き換え喪ものであり、その他の部分は第
１図と同様である。
抵抗２５．２６の抵抗値を大きくすることによって、前
記第１の実施例の場合と同様な動作をするが、この抵抗
２５．２６はトランジスタを用いたものでもよい。例え
ば抵抗２６にはゲートをＧＮＤに接続したＰチャンネル
ＭＯＳトランジスタを用い、抵抗２５にはゲートをＶＤ
Ｄに接続し九Ｎ１チャンネルＭＯＳトランジスタを用い
てもよい。
記第１の実施例の場合と同様な動作をするが、この抵抗
２５．２６はトランジスタを用いたものでもよい。例え
ば抵抗２６にはゲートをＧＮＤに接続したＰチャンネル
ＭＯＳトランジスタを用い、抵抗２５にはゲートをＶＤ
Ｄに接続し九Ｎ１チャンネルＭＯＳトランジスタを用い
てもよい。
前記第１．第２の実施例の入カバッファ回路は、出力端
子２０とＧＮＤ端子との間に第２のＮチャンネルＭＯＳ
トランジスタ３が接続され、出力端子２０とＶＤＤ端子
との間に第２のＰチャンネルＭＯＳトランジスタ４が接
続され、入力端子１９と第２のＮチャンネルＭＯＳトラ
ンジスタ３のゲート電極との間と、入力端子１９と第２
のＰチャンネルＭＯＳトランジスタ４のゲート電極との
間にそれぞれスイッチ７．８が接続されているという点
が特徴的である。
子２０とＧＮＤ端子との間に第２のＮチャンネルＭＯＳ
トランジスタ３が接続され、出力端子２０とＶＤＤ端子
との間に第２のＰチャンネルＭＯＳトランジスタ４が接
続され、入力端子１９と第２のＮチャンネルＭＯＳトラ
ンジスタ３のゲート電極との間と、入力端子１９と第２
のＰチャンネルＭＯＳトランジスタ４のゲート電極との
間にそれぞれスイッチ７．８が接続されているという点
が特徴的である。
以上説明したように、本発明は、出力端子とＧＮＤ端子
、電源端子との間にそれぞれゲート電極がスイッチを介
して入力端子に接続されたＭＯＳトランジスタを持ち、
これらスイッチを導通、非導通にすることによシ、論理
しきい値電圧を適宜変えることが出来る効果がある。
、電源端子との間にそれぞれゲート電極がスイッチを介
して入力端子に接続されたＭＯＳトランジスタを持ち、
これらスイッチを導通、非導通にすることによシ、論理
しきい値電圧を適宜変えることが出来る効果がある。
第１図は本発明の第１の実施例の入カバッファ回路の回
路図、第２図は本発明の第２の実施例の入カバッファ回
路の回路図、第３図は従来の入カバッファ回路の回路図
である。 １．３，５，９，１１，１３．１５・・・・・・Ｎチャ
ンネルＭＯＳ）ランジスタ、２，４，１０，１２゜１４
．１６・・・・・・ＰチャンネルＭＯＳトランジスタ、
１７．１８・・・・・・抵抗、１９・・・・・・入力端
子、２ｏ・・・・・・出力端子。 代理人 弁理士 内 原 晋 第、 ／１ ３ 図
路図、第２図は本発明の第２の実施例の入カバッファ回
路の回路図、第３図は従来の入カバッファ回路の回路図
である。 １．３，５，９，１１，１３．１５・・・・・・Ｎチャ
ンネルＭＯＳ）ランジスタ、２，４，１０，１２゜１４
．１６・・・・・・ＰチャンネルＭＯＳトランジスタ、
１７．１８・・・・・・抵抗、１９・・・・・・入力端
子、２ｏ・・・・・・出力端子。 代理人 弁理士 内 原 晋 第、 ／１ ３ 図
Claims (1)
- 出力端子とＧＮＤ端子との間に互いに並列に接続され
た第１、第２のＮチャンネル型ＭＯＳトランジスタと、
前記出力端子とＶＤＤ端子との間に互いに並列に接続さ
れた第１、第２のＰチャンネル型ＭＯＳトランジスタと
、前記第２のＮチャンネル型ＭＯＳトランジスタのゲー
ト電極と入力端子との間に接続された第１のスイッチと
、前記第２のＰチャンネル型ＭＯＳトランジスタと前記
入力端子との間に接続された第２のスイッチと、前記第
１のスイッチがしゃ断状態の時に前記第２のＮチャンネ
ル型ＭＯＳトランジスタのゲート電極の電位をＧＮＤ電
位に設定する回路と、前記第２のスイッチがしゃ断状態
の時に前記第２のＰチャンネル型ＭＯＳトランジスタの
ゲート電極の電位をＶＤＤ電位に設定する回路と、論理
しきい値の変動を検出する回路とを備え、前記第１のＮ
チャンネル型ＭＯＳトランジスタのゲート電極および前
記第１のＰチャンネル型ＭＯＳトランジスタのゲート電
極が前記入力端子に接続され、前記論理しきい値の変動
を検出する回路と前記第１および第２のスイッチとが、
前記論理しきい値が低下した際に前記第１のスイッチを
しゃ断状態にしかつ前記第２のスイッチを導通状態にす
る様に、接続されていることを特徴とする入カバッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255822A JPH0198318A (ja) | 1987-10-09 | 1987-10-09 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255822A JPH0198318A (ja) | 1987-10-09 | 1987-10-09 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0198318A true JPH0198318A (ja) | 1989-04-17 |
Family
ID=17284100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255822A Pending JPH0198318A (ja) | 1987-10-09 | 1987-10-09 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0198318A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145384A (ja) * | 1990-12-20 | 1993-06-11 | Internatl Business Mach Corp <Ibm> | Ｃｍｏｓレシーバ入力インターフエース回路 |
| US5773723A (en) * | 1995-09-29 | 1998-06-30 | Lewis; Peter B. | Flow tube liner |
-
1987
- 1987-10-09 JP JP62255822A patent/JPH0198318A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145384A (ja) * | 1990-12-20 | 1993-06-11 | Internatl Business Mach Corp <Ibm> | Ｃｍｏｓレシーバ入力インターフエース回路 |
| JP2559931B2 (ja) * | 1990-12-20 | 1996-12-04 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｃｍｏｓレシーバ入力インターフェース回路 |
| US5773723A (en) * | 1995-09-29 | 1998-06-30 | Lewis; Peter B. | Flow tube liner |
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