JPS59201524A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS59201524A JPS59201524A JP58074952A JP7495283A JPS59201524A JP S59201524 A JPS59201524 A JP S59201524A JP 58074952 A JP58074952 A JP 58074952A JP 7495283 A JP7495283 A JP 7495283A JP S59201524 A JPS59201524 A JP S59201524A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- inverter
- logic circuit
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ａ）発明の技術分野
本発明は出力回路、とくにＣＭＯ８型Ｏ８チップ内で使
用さｆている出力回路に関するものである。
用さｆている出力回路に関するものである。
ｂ）従来技術と問題点
従来の０ＭＯ８型ＩＣチップ内で使用さｎている出力回
路は第１図の構成が一般的である。第１図において（Ａ
）は反転型であってインｉｉ−夕１を有し、（Ｂ）は非
反転型であってインバータ２および３を直列に接続して
用いられる。そして各インノ々−夕はＰチャネルトラン
ジスタおよびＮチャネルトランジスタより構成されてい
る。第１図のととく樒成さｎた出力回路はその入力波形
とが第２図に示すととくＰチャネルトランジスタとＮチ
ャネルトランジスタと同時にオンする期間ｔ。Ｎが発生
する。
路は第１図の構成が一般的である。第１図において（Ａ
）は反転型であってインｉｉ−夕１を有し、（Ｂ）は非
反転型であってインバータ２および３を直列に接続して
用いられる。そして各インノ々−夕はＰチャネルトラン
ジスタおよびＮチャネルトランジスタより構成されてい
る。第１図のととく樒成さｎた出力回路はその入力波形
とが第２図に示すととくＰチャネルトランジスタとＮチ
ャネルトランジスタと同時にオンする期間ｔ。Ｎが発生
する。
第２図において（Ａ）は第１図（Ａ）の入出力波形、（
Ｂ）は第１図の）の入出力波形および点Ｂにおける波形
を示す・ 第１図の回路において電源電圧ｖＤＤ’ｔ ５ Ｖとし
たときＰチャネルトランジスタ、Ｎチャネルトうンジス
タのオン抵抗の和Ｒ８Ｎｔ−２００Ωと仮定すｎば２５
ｍＡの電流がこの部分を流れ、陣を２０Ωと仮定すｎば
２５０ｍＡの電流がこの部分を流れ、ＲｏＮの小さいト
ランジスタにおいては雑音だけで々〈オン電流によるＩ
Ｃの破壊の危険が発生する。
Ｂ）は第１図の）の入出力波形および点Ｂにおける波形
を示す・ 第１図の回路において電源電圧ｖＤＤ’ｔ ５ Ｖとし
たときＰチャネルトランジスタ、Ｎチャネルトうンジス
タのオン抵抗の和Ｒ８Ｎｔ−２００Ωと仮定すｎば２５
ｍＡの電流がこの部分を流れ、陣を２０Ωと仮定すｎば
２５０ｍＡの電流がこの部分を流れ、ＲｏＮの小さいト
ランジスタにおいては雑音だけで々〈オン電流によるＩ
Ｃの破壊の危険が発生する。
Ｃ）発明の目的
本発明は従来技術のがかる欠点にがんがみＰチャネルト
ランジスタとＮチャネルトランジスタとが同時にオンす
ること全防止した出方回路全提供することにある。
ランジスタとＮチャネルトランジスタとが同時にオンす
ること全防止した出方回路全提供することにある。
ｄ）発明の構成
この目的は本発明によれば共通の入カ信号′ｆ：第１人
力として受ける第１．第２の論理回路と、該第１論理回
路の出力で制御さｎるＰチャネルトランジスタと、該Ｐ
チャネルトランジスタに直列接続さｎ且つ該第２論理回
路の出力制御されるＮチャネルトランジスタとを備え、
該第１論理回路は該第２論理回路の出方を第２人力とし
て受け、該入力信号の立下９時には該第２論理回路の出
力の変化に応答してその出力ヲ変化する様に構成され、
該第２論理回路は該第１論理回路の出力を第２人力とし
て受け、該入力信号の立上シ時は該第１論理回路の出力
の変化に応答してその出力を変化する様に構成され、該
Ｐチャネル、Ｎチャネルトランジスタの共通接続点を出
力端としたことを特徴とする出力回路を提供することに
よって達成される。
力として受ける第１．第２の論理回路と、該第１論理回
路の出力で制御さｎるＰチャネルトランジスタと、該Ｐ
チャネルトランジスタに直列接続さｎ且つ該第２論理回
路の出力制御されるＮチャネルトランジスタとを備え、
該第１論理回路は該第２論理回路の出方を第２人力とし
て受け、該入力信号の立下９時には該第２論理回路の出
力の変化に応答してその出力ヲ変化する様に構成され、
該第２論理回路は該第１論理回路の出力を第２人力とし
て受け、該入力信号の立上シ時は該第１論理回路の出力
の変化に応答してその出力を変化する様に構成され、該
Ｐチャネル、Ｎチャネルトランジスタの共通接続点を出
力端としたことを特徴とする出力回路を提供することに
よって達成される。
ｅ）発明の実施例
以下本発明にがかる出力回路の実施例を図面を参照しな
がら詳細に説明する。
がら詳細に説明する。
第３図において（ａ）は本発明にががる回路の論罪回路
図を示し、（ｂ）は本発明の１実施例のブロック図を示
し、図において１１はＮＯＲ回路、１２はＮＡＮＤ回路
、１３，１４および１５は第１．第２および第３のイン
バータ、１６は出方回路をそれぞれ示す。また第３図（
ｂ）において各回路１１゜１２．１３．．１４，１５．
１６ＦｉＭＯ８）ランジスタにより構成されＰはＰチャ
ネルＭＯ８）ランジスタ、ＮはＮチャネルＭＯ８）ラン
ジスタであることを示す。つぎに第３図の（ａ）および
伽）に示す回路を第４図の波形図を参照しつつ説明する
。
図を示し、（ｂ）は本発明の１実施例のブロック図を示
し、図において１１はＮＯＲ回路、１２はＮＡＮＤ回路
、１３，１４および１５は第１．第２および第３のイン
バータ、１６は出方回路をそれぞれ示す。また第３図（
ｂ）において各回路１１゜１２．１３．．１４，１５．
１６ＦｉＭＯ８）ランジスタにより構成されＰはＰチャ
ネルＭＯ８）ランジスタ、ＮはＮチャネルＭＯ８）ラン
ジスタであることを示す。つぎに第３図の（ａ）および
伽）に示す回路を第４図の波形図を参照しつつ説明する
。
第３図の（ａ）および伽）において第４図の（ａ）に示
すごとき入力信号はＮＯＲ回路１１およびＮＡＮＯ回路
１２のそｎぞｎ一方の入力端子に供給される。そしてＮ
ＯＲ回路１１の出力はインバータ１３を介してＮＡＮＤ
回路１２の他の入力端子へ、ＮＡＮＤ回路の出力はイン
バータ１４を介してＮＯＲ回路の他の入力端子へ供給さ
れる。一方においてＮＯＲ回路１１の出力はインバータ
１５に供給されインバータ１５の出力はインバータ１４
の出力とともに出力回路１６を介して出力さｎる。
すごとき入力信号はＮＯＲ回路１１およびＮＡＮＯ回路
１２のそｎぞｎ一方の入力端子に供給される。そしてＮ
ＯＲ回路１１の出力はインバータ１３を介してＮＡＮＤ
回路１２の他の入力端子へ、ＮＡＮＤ回路の出力はイン
バータ１４を介してＮＯＲ回路の他の入力端子へ供給さ
れる。一方においてＮＯＲ回路１１の出力はインバータ
１５に供給されインバータ１５の出力はインバータ１４
の出力とともに出力回路１６を介して出力さｎる。
第４図において（ｂ）は第３図のインバータ１５の出力
電圧波形Ｖｐｋ 、（ｃ）はインバータ１４の出力電圧
波形ｖＮを、（ｄ）は出力回路１６の出力電圧波形をそ
れぞれ示す。第４図において各ノードの遅延時間の、■
、■、■はそｎぞれつきのごとくなる。
電圧波形Ｖｐｋ 、（ｃ）はインバータ１４の出力電圧
波形ｖＮを、（ｄ）は出力回路１６の出力電圧波形をそ
れぞれ示す。第４図において各ノードの遅延時間の、■
、■、■はそｎぞれつきのごとくなる。
■＝ ｔｄｎ （ＮＯＲ） ＋ ｔｕｐ （Ｉ３ ）■
＝ｔａｎ（ＮＯＲ） ＋ ｔｕｐ （Ｉ ｔ ） 十ｔ
６ｎ （ＮＡＮＤ）＋ ｔｕ、 （Ｉ２ ） ■＝ｔｕｐ （ＮＡＮＤ） ＋ ｔｄｎ （” ｚ ）
＋ｔｕｐ （ＮｏＲ）＋ ｔ、１ｎＯｓ ） ■＝ｔｕｐ （ＮＡＮＤ ） ＋ ｔｄｎ（Ｉ２ ）但
し上式においてｔｄｎは立下少時間、ｔｕｐは立上少時
間、ＮＯＲはＮＯＲ回路、ＮＡＮＤはＮＡＮＤ回路、Ｉ
Ｉ ＦＩＩ ｓＩ３はそれぞれインバータ１３゜１
４．１５を示す。
＝ｔａｎ（ＮＯＲ） ＋ ｔｕｐ （Ｉ ｔ ） 十ｔ
６ｎ （ＮＡＮＤ）＋ ｔｕ、 （Ｉ２ ） ■＝ｔｕｐ （ＮＡＮＤ） ＋ ｔｄｎ （” ｚ ）
＋ｔｕｐ （ＮｏＲ）＋ ｔ、１ｎＯｓ ） ■＝ｔｕｐ （ＮＡＮＤ ） ＋ ｔｄｎ（Ｉ２ ）但
し上式においてｔｄｎは立下少時間、ｔｕｐは立上少時
間、ＮＯＲはＮＯＲ回路、ＮＡＮＤはＮＡＮＤ回路、Ｉ
Ｉ ＦＩＩ ｓＩ３はそれぞれインバータ１３゜１
４．１５を示す。
第３図と第４図の■、■１■、■を対照すると明らかな
ように ΔＨ＝■−の≧ｔｄｎ （ＮＡＩＩＪＤ） ＋ ｔｕｐ
（Ｉｆ ）ΔＬ−■−■＝ ｔｕｐ （ＮＯＲ） ＋
ｔｄｎ（Ｉ ｓ ）すなわちＮＡＮＤ回路１２の立下
シおよびイツノ９−夕１３の立上少時間全調整すること
によ多出力がＨレベルからＬレベルに変化する場合トラ
ンジスタの双方がオンすることなく高インピーダンス状
態＠ｚ＃にある期間ΔＨを任意に設定できる。またＮＯ
Ｒ回路１１の立上少時間およびインバータ１５の立下少
時間を調整することによ多出力がＬレベルからＨレベル
に変化する場合の高インピーダンス状態にある期間ΔＬ
を任意に設定するととができる。
ように ΔＨ＝■−の≧ｔｄｎ （ＮＡＩＩＪＤ） ＋ ｔｕｐ
（Ｉｆ ）ΔＬ−■−■＝ ｔｕｐ （ＮＯＲ） ＋
ｔｄｎ（Ｉ ｓ ）すなわちＮＡＮＤ回路１２の立下
シおよびイツノ９−夕１３の立上少時間全調整すること
によ多出力がＨレベルからＬレベルに変化する場合トラ
ンジスタの双方がオンすることなく高インピーダンス状
態＠ｚ＃にある期間ΔＨを任意に設定できる。またＮＯ
Ｒ回路１１の立上少時間およびインバータ１５の立下少
時間を調整することによ多出力がＬレベルからＨレベル
に変化する場合の高インピーダンス状態にある期間ΔＬ
を任意に設定するととができる。
ｆ）発明の効果
以上詳細に説明したように本発明によれば入力波形のＡ
かなる変化に対してもＰチャネルトランジスタあるいは
Ｎチャネルトランジスタの何ｎしかオンしない回路が提
供さｎｌ特にオン抵抗の低ｂトランジスタを有する出力
回路において本発明にかかる効果は頗る犬である。また
実施例の回路は反転型であるが入力の前にインバータを
追加することによや非反転型としても使用できることは
込うまでもない。
かなる変化に対してもＰチャネルトランジスタあるいは
Ｎチャネルトランジスタの何ｎしかオンしない回路が提
供さｎｌ特にオン抵抗の低ｂトランジスタを有する出力
回路において本発明にかかる効果は頗る犬である。また
実施例の回路は反転型であるが入力の前にインバータを
追加することによや非反転型としても使用できることは
込うまでもない。
第１図は従来の出力回路の１例のブロック図、第２図は
第１図の回路の入力、出力波形図、第３図は本発明にか
かる出力回路の１実施例のブロック図、第４図は第３図
のブロック図の各ノードにおける動作鼓形を示す。 図面において１１がＮＯＲ回路、１２がナンド回路、１
３．１４および１５が第１．第２および第３のインバー
タ、１６が出力回路をそれぞれ示す。 第 １ 図 （Ａ＞ （Ｂ） （Ａ） （Ｂ） ｏＮｔｏＮ 第３目（Ｑ） 第４図 ムｌ″Ｉ ムし
第１図の回路の入力、出力波形図、第３図は本発明にか
かる出力回路の１実施例のブロック図、第４図は第３図
のブロック図の各ノードにおける動作鼓形を示す。 図面において１１がＮＯＲ回路、１２がナンド回路、１
３．１４および１５が第１．第２および第３のインバー
タ、１６が出力回路をそれぞれ示す。 第 １ 図 （Ａ＞ （Ｂ） （Ａ） （Ｂ） ｏＮｔｏＮ 第３目（Ｑ） 第４図 ムｌ″Ｉ ムし
Claims (1)
- 【特許請求の範囲】 共通の入力信号を第１人力として受ける第１゜第２の論
理回路と、該第１論理回路の出力で制御されるＰチャネ
ルトランジスタと、該Ｐチャネルトランジスタに直列接
続され且つ該第２論理回路の出力制御されるＮチャネル
トランジスタとを備え、 該第１論理回路は該第２論理回路の出力を第２人力とし
て受け、該入力信号の立下フ時には該第２論理回路の出
力の変化に応答してその出力を変化する様に構成され、 該第２論理回路は該第１論理回路の出力を第２人力とし
て受け、該入力信号の立上シ時は該第１論理回路の出力
の変化に応答してその出力を変化する様に構成さｎｌ ＵＰチャネル、Ｎチャネルトランジスタの共通接続点を
出力端としたことを特徴とする出力回路◎
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074952A JPS59201524A (ja) | 1983-04-30 | 1983-04-30 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074952A JPS59201524A (ja) | 1983-04-30 | 1983-04-30 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201524A true JPS59201524A (ja) | 1984-11-15 |
Family
ID=13562167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074952A Pending JPS59201524A (ja) | 1983-04-30 | 1983-04-30 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201524A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268245A (ja) * | 1988-04-19 | 1989-10-25 | Fujitsu Ltd | 切替制御回路 |
| JPH02114718A (ja) * | 1988-10-25 | 1990-04-26 | Nec Corp | 出力バッファ回路 |
| US5126588A (en) * | 1987-03-16 | 1992-06-30 | Sgs-Thomson Microelectronics Gmbh | Digital push-pull driver circuit |
-
1983
- 1983-04-30 JP JP58074952A patent/JPS59201524A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126588A (en) * | 1987-03-16 | 1992-06-30 | Sgs-Thomson Microelectronics Gmbh | Digital push-pull driver circuit |
| JPH01268245A (ja) * | 1988-04-19 | 1989-10-25 | Fujitsu Ltd | 切替制御回路 |
| JPH02114718A (ja) * | 1988-10-25 | 1990-04-26 | Nec Corp | 出力バッファ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06196981A (ja) | プログラマブル出力ドライバ回路とその実現方法 | |
| JPH041440B2 (ja) | ||
| KR900005455A (ko) | 레벨 변환 기능을 갖는 출력버퍼회로 | |
| KR880010576A (ko) | 논리회로 | |
| JP2861163B2 (ja) | 供給電圧降下検出回路、および供給電圧降下を検出し、初期化回路をリセットする回路 | |
| US4804867A (en) | Three-state complementary MOS integrated circuit | |
| US5254885A (en) | Bi-CMOS logic circuit with feedback | |
| JPS59201524A (ja) | 出力回路 | |
| US7030673B2 (en) | Phase splitter circuit | |
| JPH08172348A (ja) | 出力バッファ回路 | |
| JPH06343025A (ja) | シュミット・トリガ回路 | |
| JPH0823269A (ja) | アナログスイッチ回路 | |
| JP2864494B2 (ja) | 半導体集積回路 | |
| JPS6010920A (ja) | 相補形半導体集積回路 | |
| JPS63284925A (ja) | 出力バッファ回路 | |
| KR970067363A (ko) | 신호천이검출회로 | |
| JPS58103230A (ja) | スイツチング回路 | |
| JP2864559B2 (ja) | ＢｉＣＭＯＳ論理回路 | |
| JP2689533B2 (ja) | Ｃｍｏｓバッファ回路 | |
| JPS61173518A (ja) | 信号断検出回路 | |
| JPH02254816A (ja) | 貫通電流防止型出力回路 | |
| JPH04158626A (ja) | セレクタ回路 | |
| JPH0198318A (ja) | 入力バッファ回路 | |
| JP2919401B2 (ja) | 出力回路 | |
| JPH0338912A (ja) | 出力回路 |