JPH02114718A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH02114718A JPH02114718A JP63269676A JP26967688A JPH02114718A JP H02114718 A JPH02114718 A JP H02114718A JP 63269676 A JP63269676 A JP 63269676A JP 26967688 A JP26967688 A JP 26967688A JP H02114718 A JPH02114718 A JP H02114718A
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- JP
- Japan
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- output
- point
- inverter
- circuit
- potential
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- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大電流駆動を必要とする出力バッファ回路に関
する。
する。
従来、この種の出力バッファ回路としては、第６図の回
路図に示すものがある。この回路は、入力端子１１と接
続されたインバータつと、このインバータ９の出力を入
力とするｐチャネルＭＯ３１〜ランジスタＱ１おびｎチ
ャネルＭＯ８）ランジスタＱ２とから構成される。イン
バータ９の入力からハイレベルの信号を入力すると、こ
のインバータ９で極性の反転した信号がｐチャネルＭＯ
８１−ランジスタＱ１を導通させ、ｎチャネルＭＯＳト
ランジスタＱ２を非導通とする。そのため出力点Ｄ２が
ハイレベルとなる。また、インバータ９の入力からロー
レベルの信号を入力すると、このインバータって極性の
反転した信号が、ｐチャネルＭＯＳトランジスタＱ１を
非導通とし、ｎチャネルＭＯ８）ランシスタＱ２を導通
とし、出力点Ｄ２がローレベルとなる。
路図に示すものがある。この回路は、入力端子１１と接
続されたインバータつと、このインバータ９の出力を入
力とするｐチャネルＭＯ３１〜ランジスタＱ１おびｎチ
ャネルＭＯ８）ランジスタＱ２とから構成される。イン
バータ９の入力からハイレベルの信号を入力すると、こ
のインバータ９で極性の反転した信号がｐチャネルＭＯ
８１−ランジスタＱ１を導通させ、ｎチャネルＭＯＳト
ランジスタＱ２を非導通とする。そのため出力点Ｄ２が
ハイレベルとなる。また、インバータ９の入力からロー
レベルの信号を入力すると、このインバータって極性の
反転した信号が、ｐチャネルＭＯＳトランジスタＱ１を
非導通とし、ｎチャネルＭＯ８）ランシスタＱ２を導通
とし、出力点Ｄ２がローレベルとなる。
上述した従来の出力バッファ回路は、第７図の動作波形
図に示すようにインバータ９の出力の立上がり・立下が
り時間をもつため、インバータ９の立上がり・立下がり
に点Ａ２の電位、すなわちｐチャネルＭ ＯＳ ｌ−ラ
ンジスタＱ１、及びｎチャネルＭＯＳトランジスタロ２
の入力電圧が中間電位のときはｐチャネルＭＯＳトラン
ジスタＱ１及びｎチャネルＭＯＳトランジスタロ２はと
もに導通して貫通電流が大きく流れる。この貫通電流は
電源ノイズとなり、回路誤動作の原因となったり、また
貫通電流によって回路の消費電流が増えるという欠点が
ある。
図に示すようにインバータ９の出力の立上がり・立下が
り時間をもつため、インバータ９の立上がり・立下がり
に点Ａ２の電位、すなわちｐチャネルＭ ＯＳ ｌ−ラ
ンジスタＱ１、及びｎチャネルＭＯＳトランジスタロ２
の入力電圧が中間電位のときはｐチャネルＭＯＳトラン
ジスタＱ１及びｎチャネルＭＯＳトランジスタロ２はと
もに導通して貫通電流が大きく流れる。この貫通電流は
電源ノイズとなり、回路誤動作の原因となったり、また
貫通電流によって回路の消費電流が増えるという欠点が
ある。
本発明の目的はこのような欠点を除き、ｐチャネルＭＯ
Ｓトランジスタ及びｎチャネルＭＯ８）ランジスタのゲ
ート入力の立上り、立下り時間をずらして重ならないよ
うにし、出力部分に貫通電流が流れることを防止した出
力バッファ回路を提供することにある。
Ｓトランジスタ及びｎチャネルＭＯ８）ランジスタのゲ
ート入力の立上り、立下り時間をずらして重ならないよ
うにし、出力部分に貫通電流が流れることを防止した出
力バッファ回路を提供することにある。
〔課題を解決するための手段〕
本発明の出力バッファ回路の楢成は、入力信号と第１の
信号とを少くとも入力するＮＡＮＤ回路と、このＮ Ａ
、 Ｎ Ｄ回路の出力を反転しそのスレッシュホールド
レベルを高く設定したハイトリップ インバータと、こ
のハイ１へりツブインバータの出力と前記入力信号とを
入力するＮＯＲ回路と、このＮＯＲ回路の出力を反転し
前記第１の信号として出力しそのスレッシュホールドレ
ベルを低く設定したロートリップ インバータと、前記
ＮＡＮＤ回路および前記ＮＯＲ回路の各出力を各ゲート
に入力し各ソースを第１電源および第２電源と接続し各
１〜レインを共通接続して出力端子としなｐチャネルＭ
Ｏ３）−ランジスタおよびｎチャネルＭＯ８）−ランシ
スタとを有することを特徴とする。
信号とを少くとも入力するＮＡＮＤ回路と、このＮ Ａ
、 Ｎ Ｄ回路の出力を反転しそのスレッシュホールド
レベルを高く設定したハイトリップ インバータと、こ
のハイ１へりツブインバータの出力と前記入力信号とを
入力するＮＯＲ回路と、このＮＯＲ回路の出力を反転し
前記第１の信号として出力しそのスレッシュホールドレ
ベルを低く設定したロートリップ インバータと、前記
ＮＡＮＤ回路および前記ＮＯＲ回路の各出力を各ゲート
に入力し各ソースを第１電源および第２電源と接続し各
１〜レインを共通接続して出力端子としなｐチャネルＭ
Ｏ３）−ランジスタおよびｎチャネルＭＯ８）−ランシ
スタとを有することを特徴とする。
以下、本発明を図面を参照して説明する。
第１図は本発明の一実施例の回路図である。本実施例は
、出力側ＭＯＳトランジスタＱ１．Ｑ２の入力側にＮＡ
ＮＤゲート１、ＮＯＲゲート２゜ロートリップ・インバ
ータ３およびハイトリップ インバータ４が設けられた
ものである。ｐチャネルＭＯＳトランジスタＱ１のソー
スは電源■ＤＤに、そのケートはＮＡＮＤゲートｌの出
力に、そのドレインは出力端子１３に接続されている。
、出力側ＭＯＳトランジスタＱ１．Ｑ２の入力側にＮＡ
ＮＤゲート１、ＮＯＲゲート２゜ロートリップ・インバ
ータ３およびハイトリップ インバータ４が設けられた
ものである。ｐチャネルＭＯＳトランジスタＱ１のソー
スは電源■ＤＤに、そのケートはＮＡＮＤゲートｌの出
力に、そのドレインは出力端子１３に接続されている。
ｎチャネルＭＯ８）−ランジスＱ２のソースは接地電源
Ｖ５５に、そのゲー１〜はＮＯＲゲー１〜２の出力に、
そのドレインは出力端子１３に接続されている。ハイト
リップ・インバータ４の入力はＮＡＮＤケート１の出力
に、その出力はＮＯＲゲート２の入力に接続され、ロー
トリップ・インバータ３の入力はＮＯＲゲート２の出力
に、その出力はＮＡＮＤゲート１の入力に接続されてい
る。
Ｖ５５に、そのゲー１〜はＮＯＲゲー１〜２の出力に、
そのドレインは出力端子１３に接続されている。ハイト
リップ・インバータ４の入力はＮＡＮＤケート１の出力
に、その出力はＮＯＲゲート２の入力に接続され、ロー
トリップ・インバータ３の入力はＮＯＲゲート２の出力
に、その出力はＮＡＮＤゲート１の入力に接続されてい
る。
本実施例に用いられるハイトリップ・インバータ４はそ
の入出力特性が、第３図に示されるように、入力スレッ
シュホールド・レベルを十分高めに設計されており、入
力電圧が高いときに出力がハイレベルになる。この様な
特性を持つハイドリップ・インバータはインバータのｐ
ヂャネルＭＯＳトランジスタＱ】のトランジスタ・サイ
スをｎチャネルＭＯ８）ランジスタＱ２のトランジスタ
サイスに比べて十分大きくすることにより実現できる
ことは周知である。同様にロートリップ・インバータ３
の入出力特性は、第４図に示されるように、入力電圧が
ある程度低い時にも出力がハイレベルとなる。
の入出力特性が、第３図に示されるように、入力スレッ
シュホールド・レベルを十分高めに設計されており、入
力電圧が高いときに出力がハイレベルになる。この様な
特性を持つハイドリップ・インバータはインバータのｐ
ヂャネルＭＯＳトランジスタＱ】のトランジスタ・サイ
スをｎチャネルＭＯ８）ランジスタＱ２のトランジスタ
サイスに比べて十分大きくすることにより実現できる
ことは周知である。同様にロートリップ・インバータ３
の入出力特性は、第４図に示されるように、入力電圧が
ある程度低い時にも出力がハイレベルとなる。
次に、本実施例の動作を第２図の動作波形図を用いなが
ら説明する。
ら説明する。
ます、最初に入力端子１１、すなわち点ＡＩの電位がロ
ーからハイに立上る場合を考える。この点Ａ１の電位が
立上るとＮＯＲゲート２の出力点Ｃ１の電位は立下がる
。この点Ｃ１の電位が立下るとロートリップ・インバー
タ３の出力が立上るが、ロートリップ・インバータ３の
入力スレッシュホールド・レベルが低いなめ、ロートリ
ップ・インバータ３の出力が立上るのはＮＯＲゲート２
の出力が十分立下った後である。
ーからハイに立上る場合を考える。この点Ａ１の電位が
立上るとＮＯＲゲート２の出力点Ｃ１の電位は立下がる
。この点Ｃ１の電位が立下るとロートリップ・インバー
タ３の出力が立上るが、ロートリップ・インバータ３の
入力スレッシュホールド・レベルが低いなめ、ロートリ
ップ・インバータ３の出力が立上るのはＮＯＲゲート２
の出力が十分立下った後である。
ロートリップ・インバータ３の出力が立下ると、ＮＡＮ
Ｄケート１の出力、すなわち点Ｂ１の電位は立ち下がる
。従って、この点Ｃ１の電位が十分に立下ってから点Ｂ
１の電位は立下り始める。ｎチャネルＭｏ５ｔ〜ランシ
スタＱ２は点Ｃ１の立下りによってオフとなり、ｐチャ
ネルＭＯＳトランジスタＱ１は点Ｂ、の立下りによって
初めてオンとなるために、ｐチャネルＭＯ８）−ランジ
スタＱ１とｎチャネルＭＯＳトランジスタＱ１とｎチャ
ネルＭＯ８）ランジスタＱ２を通して流れる貫通電流は
ほとんど流れないことになる。
Ｄケート１の出力、すなわち点Ｂ１の電位は立ち下がる
。従って、この点Ｃ１の電位が十分に立下ってから点Ｂ
１の電位は立下り始める。ｎチャネルＭｏ５ｔ〜ランシ
スタＱ２は点Ｃ１の立下りによってオフとなり、ｐチャ
ネルＭＯＳトランジスタＱ１は点Ｂ、の立下りによって
初めてオンとなるために、ｐチャネルＭＯ８）−ランジ
スタＱ１とｎチャネルＭＯＳトランジスタＱ１とｎチャ
ネルＭＯ８）ランジスタＱ２を通して流れる貫通電流は
ほとんど流れないことになる。
次に、入力端子１１、すなわち点Ａ１の電位がハイから
ローへ立下る場合を考える。ハイトリップ・インバータ
４の入力スレッシュ・ホールドレベルが高いため、同様
に、点Ｂ１が十分に立上ってから点Ｃ１の電位は立上り
始める。したがって、同様に貫通電流がほとんど流れな
い。
ローへ立下る場合を考える。ハイトリップ・インバータ
４の入力スレッシュ・ホールドレベルが高いため、同様
に、点Ｂ１が十分に立上ってから点Ｃ１の電位は立上り
始める。したがって、同様に貫通電流がほとんど流れな
い。
第５図は本発明の第２の実施例の回路図である。本実施
例は、第１図に対して制御入力端子１２と、３人力ＮＯ
Ｒゲート５と、３人力ＮＯＲゲート６と、インバータ８
とが設けられている。この回路は、２つの入力端子１１
．１２が設けられており、制御端子１２の信号がハイの
場合、第１図の回路と同し動作をする。制御端子１２の
信号がローの場合、ＮＡＮＤゲート５の出力はハイとな
る。そのなめｐチャネルＭＯ８）ランジスタＱ１か非導
通となる。また、ＮＯＲゲート８への入力はインバータ
８を通るためハイとなり、ＮＯＲケート８の出力はロー
レベルとなる。
例は、第１図に対して制御入力端子１２と、３人力ＮＯ
Ｒゲート５と、３人力ＮＯＲゲート６と、インバータ８
とが設けられている。この回路は、２つの入力端子１１
．１２が設けられており、制御端子１２の信号がハイの
場合、第１図の回路と同し動作をする。制御端子１２の
信号がローの場合、ＮＡＮＤゲート５の出力はハイとな
る。そのなめｐチャネルＭＯ８）ランジスタＱ１か非導
通となる。また、ＮＯＲゲート８への入力はインバータ
８を通るためハイとなり、ＮＯＲケート８の出力はロー
レベルとなる。
そのためｎチャネルＭＯ８Ｔ−ランジスタＱ２も非導通
となり、出力端子］３ではハイ・インピーダンス状態と
なる。
となり、出力端子］３ではハイ・インピーダンス状態と
なる。
以上のように、本発明の出力バッファ回路は、ｎチャネ
ルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタ
が、導通状態となる時間をずらせることにより、貫通電
流が流れないようにすることができ、回路全体の消費電
力を少なくすることができ、また、電源ノイスも少なく
できるという効果がある。
ルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタ
が、導通状態となる時間をずらせることにより、貫通電
流が流れないようにすることができ、回路全体の消費電
力を少なくすることができ、また、電源ノイスも少なく
できるという効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
各点の動作を示す波形図、第３図、第４図は第１図に用
いられるハイトリップ・インバータ４およびロートリッ
プ・インバータ３の入出力特性図、第５図は本発明の第
２の実施例の回路図、第６図は従来例の出力バッファ回
路の回路図、第７図は第６図の各点の動作を示す波形図
である。 １．５・ ＮＡＮＤゲート、２．６・ＮＯＲゲート、３
・・・ロートリップ・インバータ、４・・・ハイトリッ
プ・インバータ、８．９・・・インバータ、１１・・・
入力端子、１２・・・制御端子、１３・・・出力端子、
Ｑｌ・・・ｐチャネルＭＯ８）ランジスタ、Ｑ２・・・
ｎチャネルＭＯ８）ランジスタ。
各点の動作を示す波形図、第３図、第４図は第１図に用
いられるハイトリップ・インバータ４およびロートリッ
プ・インバータ３の入出力特性図、第５図は本発明の第
２の実施例の回路図、第６図は従来例の出力バッファ回
路の回路図、第７図は第６図の各点の動作を示す波形図
である。 １．５・ ＮＡＮＤゲート、２．６・ＮＯＲゲート、３
・・・ロートリップ・インバータ、４・・・ハイトリッ
プ・インバータ、８．９・・・インバータ、１１・・・
入力端子、１２・・・制御端子、１３・・・出力端子、
Ｑｌ・・・ｐチャネルＭＯ８）ランジスタ、Ｑ２・・・
ｎチャネルＭＯ８）ランジスタ。
Claims (1)
- 入力信号と第１の信号とを少くとも入力するＮＡＮＤ
回路と、このＮＡＮＤ回路の出力を反転しそのスレッシ
ュホールドレベルを高く設定したハイトリップ・インバ
ータと、このハイトリップインバータの出力と前記入力
信号とを入力するＮＯＲ回路と、このＮＯＲ回路の出力
を反転し前記第１の信号として出力しそのスレッシュホ
ールドレベルを低く設定したロートリップ・インバータ
と、前記ＮＡＮＤ回路および前記ＮＯＲ回路の各出力を
各ゲートに入力し各ソースを第１電源および第２電源と
接続し各ドレインを共通接続して出力端子としたｐチャ
ネルＭＯＳトランジスタおよびｎチャネルＭＯＳトラン
ジスタとを有することを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269676A JPH02114718A (ja) | 1988-10-25 | 1988-10-25 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269676A JPH02114718A (ja) | 1988-10-25 | 1988-10-25 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02114718A true JPH02114718A (ja) | 1990-04-26 |
Family
ID=17475644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63269676A Pending JPH02114718A (ja) | 1988-10-25 | 1988-10-25 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02114718A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370429U (ja) * | 1989-11-10 | 1991-07-15 | ||
| EP0714168A3 (en) * | 1994-11-23 | 1997-06-18 | Texas Instruments Inc | Cross-current minimization in electronic circuits |
| WO2005107073A1 (en) * | 2004-04-14 | 2005-11-10 | Qualcomm Incorporated | Break before make predriver and level-shifter |
| JP2010178038A (ja) * | 2009-01-29 | 2010-08-12 | Ricoh Co Ltd | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750133A (en) * | 1980-09-09 | 1982-03-24 | Citizen Watch Co Ltd | Buffer circuit |
| JPS59201524A (ja) * | 1983-04-30 | 1984-11-15 | Fujitsu Ltd | 出力回路 |
| JPS62200821A (ja) * | 1986-02-27 | 1987-09-04 | Fujitsu Ltd | 半導体集積回路 |
-
1988
- 1988-10-25 JP JP63269676A patent/JPH02114718A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750133A (en) * | 1980-09-09 | 1982-03-24 | Citizen Watch Co Ltd | Buffer circuit |
| JPS59201524A (ja) * | 1983-04-30 | 1984-11-15 | Fujitsu Ltd | 出力回路 |
| JPS62200821A (ja) * | 1986-02-27 | 1987-09-04 | Fujitsu Ltd | 半導体集積回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370429U (ja) * | 1989-11-10 | 1991-07-15 | ||
| EP0714168A3 (en) * | 1994-11-23 | 1997-06-18 | Texas Instruments Inc | Cross-current minimization in electronic circuits |
| WO2005107073A1 (en) * | 2004-04-14 | 2005-11-10 | Qualcomm Incorporated | Break before make predriver and level-shifter |
| US7843234B2 (en) | 2004-04-14 | 2010-11-30 | Qualcomm Incorporated | Break-before-make predriver and level-shifter |
| JP2010178038A (ja) * | 2009-01-29 | 2010-08-12 | Ricoh Co Ltd | 半導体装置 |
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