JPS61170129A - 出力インバ−タの貫通電流防止回路 - Google Patents
出力インバ−タの貫通電流防止回路Info
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- JPS61170129A JPS61170129A JP60011338A JP1133885A JPS61170129A JP S61170129 A JPS61170129 A JP S61170129A JP 60011338 A JP60011338 A JP 60011338A JP 1133885 A JP1133885 A JP 1133885A JP S61170129 A JPS61170129 A JP S61170129A
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- Japan
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- gate
- output
- turned
- terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は出力インバータの猫通電流防止回路に関するも
のである。
のである。
［従来の技術］
例えば電子時計において、モータ駆動用およびアラーム
駆動用等の出力インバータの貫通電流を防止するために
第４図のような回路構成を用いたものかある。同図にお
いて、Ｐｌ、Ｎ１はそれぞれ出力インバータを構成する
ＰチャネルおよびＮチャネルＭＯＳＩヘランジスタ（以
下、それぞれＰチャネルおよびＮチャネルと呼称する。
駆動用等の出力インバータの貫通電流を防止するために
第４図のような回路構成を用いたものかある。同図にお
いて、Ｐｌ、Ｎ１はそれぞれ出力インバータを構成する
ＰチャネルおよびＮチャネルＭＯＳＩヘランジスタ（以
下、それぞれＰチャネルおよびＮチャネルと呼称する。
）、Ｃ１、Ｃ２はゲート容量、Ｇ１ 、Ｇ２はＲ−Ｓフ
リップフロップ回路を構成するゲート回路である。丁、
〜Ｔ６はインバータて“、インバータ丁１〜丁４は遅延
用のものである。
リップフロップ回路を構成するゲート回路である。丁、
〜Ｔ６はインバータて“、インバータ丁１〜丁４は遅延
用のものである。
以上のような構成にすることによって、端子ａに第５図
ａの入力パルスか供給されると、端子す。
ａの入力パルスか供給されると、端子す。
Ｃにはそれぞれ第５図す、ｃのように、ゲート回路Ｇ１
．ａ２およびインバータ丁、〜丁。によって上記人力パ
ルスが遅延されて生じる。第５図がられかるとうり、端
子すの出力（よ端子Ｃの出力と比べて、立下りで時間↑
だけ早く、マフ下りて時間主、たけ遅れる。この時間
の間は、ＰチャネルＰ１およびＮチＸ・ネルＮ１はとも
にオフになるため、貫通電流を防止できるものである。
．ａ２およびインバータ丁、〜丁。によって上記人力パ
ルスが遅延されて生じる。第５図がられかるとうり、端
子すの出力（よ端子Ｃの出力と比べて、立下りで時間↑
だけ早く、マフ下りて時間主、たけ遅れる。この時間
の間は、ＰチャネルＰ１およびＮチＸ・ネルＮ１はとも
にオフになるため、貫通電流を防止できるものである。
［発明か解決しようとする問題点］
上記従来のもので【Ｊｌ、インバータの遅延時間によっ
て、両チャネルかともにオフとなる時間を作っているた
め、このオフ時間は非常に短いものであった。そのため
、ＰチャネルＰ１とＮチャネルＮ１のゲート容量の相違
および配線抵抗のばらつきなどによって、上記Ａフ時間
か十分とれない場合があった。詞フ時間を十分とろうと
すると、遅延用インバータの段数を多くしなければなら
ないという問題かあった。
て、両チャネルかともにオフとなる時間を作っているた
め、このオフ時間は非常に短いものであった。そのため
、ＰチャネルＰ１とＮチャネルＮ１のゲート容量の相違
および配線抵抗のばらつきなどによって、上記Ａフ時間
か十分とれない場合があった。詞フ時間を十分とろうと
すると、遅延用インバータの段数を多くしなければなら
ないという問題かあった。
本発明は、僅かな素子で貫通電流を防止できるようにし
たものである。
たものである。
［問題点を解決するための手段］
本発明は、ゲートに共通に入力信号をうけるＰチャネル
とＮチャネル間に定電流回路を接続し、上記Ｐチャネル
と上記Ｎチャネルの出力側をそれぞれ出力インバータの
ＰチャネルとＮチャネルのゲートに接続したものである
。
とＮチャネル間に定電流回路を接続し、上記Ｐチャネル
と上記Ｎチャネルの出力側をそれぞれ出力インバータの
ＰチャネルとＮチャネルのゲートに接続したものである
。
［実施例］
第１図において、Ｐ２、Ｎ２ｆＪ、それぞれゲートに共
通に人力信号を供給されるＰチャネルおよびＮ −Ｊ’
ｔネルＣ，Ｎ３は定電流回路を構成りるデプレッショ
ン型Ｎチャネルである。ぞしてＰチャネル上２の出力側
１．Ｊ、 Ｐチャネル上１のゲートに、ＮヂＡ・ネル町
の出力側はＮチャネルＮ１のゲートに接続しである。
通に人力信号を供給されるＰチャネルおよびＮ −Ｊ’
ｔネルＣ，Ｎ３は定電流回路を構成りるデプレッショ
ン型Ｎチャネルである。ぞしてＰチャネル上２の出力側
１．Ｊ、 Ｐチャネル上１のゲートに、ＮヂＡ・ネル町
の出力側はＮチャネルＮ１のゲートに接続しである。
第２図（Ｊ、第１図の等価回路を示したものである。
つきに動作について説明する。端子ａか第３図ａのとと
く“′１″からｌｌ ＯＩ＋に反転すると、Ｐチャネル
上２かオンになり、第２図のグー１−容量Ｃ１か第３図
すのように急速に充電される。一方、ゲート容’４Ｇ
はＮチャネルＮ３による定電流によって第３図Ｇのよ
うに緩慢に充電されていく。
く“′１″からｌｌ ＯＩ＋に反転すると、Ｐチャネル
上２かオンになり、第２図のグー１−容量Ｃ１か第３図
すのように急速に充電される。一方、ゲート容’４Ｇ
はＮチャネルＮ３による定電流によって第３図Ｇのよ
うに緩慢に充電されていく。
いま、ＰヂＡノネルＰ１のスレッショルド電圧を第３図
すの電圧ｖｔｐに設定し、ＮチャネルＮ１のスレッショ
ルド電圧を第３図Ｏの電圧Ｖ ｔ ｎに設定しておくと
、Ｐチャネル上１とＮチャネルＮ１は時間１３０間、と
もにオフになる。
すの電圧ｖｔｐに設定し、ＮチャネルＮ１のスレッショ
ルド電圧を第３図Ｏの電圧Ｖ ｔ ｎに設定しておくと
、Ｐチャネル上１とＮチャネルＮ１は時間１３０間、と
もにオフになる。
つぎに端子ａか“′Ｏ″から“′１″に反転すると、＼
チャネルＮ？かオンになる。そのため、ゲート容量Ｃ２
は第３３図Ｇのように急速に放電する。一方、ゲート容
量Ｃ１は、Ｎ ｆｐネネル３によって第３図すのように
定電流Ｃ′緩慢に充電する。したかって、時間土４０間
、ＰチＡ・ネルＰ１ｉ１”３よびＮチＡ７ネルＮ１かと
もにＡ−）になる。
チャネルＮ？かオンになる。そのため、ゲート容量Ｃ２
は第３３図Ｇのように急速に放電する。一方、ゲート容
量Ｃ１は、Ｎ ｆｐネネル３によって第３図すのように
定電流Ｃ′緩慢に充電する。したかって、時間土４０間
、ＰチＡ・ネルＰ１ｉ１”３よびＮチＡ７ネルＮ１かと
もにＡ−）になる。
以−にのように、端子ａがレベル反転したときには必す
ビヂャネル［ハおよびＮチＡ・ネルＮ１かともにＡ）に
なる時間か得られ、因通電流を防止できるのＣある。
ビヂャネル［ハおよびＮチＡ・ネルＮ１かともにＡ）に
なる時間か得られ、因通電流を防止できるのＣある。
なあ、定電流回路としてはデプレッション型ＰチＶネル
を用いでもよい。
を用いでもよい。
［効果］
本発明によれば、ゲートに共通に人力信号を供給される
ＰチＡ・ネルおよびＮチャネル間に定電流回路を設す、
上記Ｐチャネルの出力側を出力インバータのＰチャネル
のゲートに接続し、」ニ記Ｎチャネルの出力側を上記出
力インバータのＮチャネルのゲートに接続したので、極
めて簡単な構成で出力インバータの貫通電流を防止する
ことができる１゜ しかも使用電源電Ｆ１に影響され覆、特に電源に太陽電
池を用いた場合などに有効である３゜また、定電流回路
をｊｌ！ｌイカバータの１〜ランジスタのゲート近く１
こ設りれぽ、グー１゛−人ノノ端子の配線を長く引き回
してもＪ、く、１ノイ）′ウドか奈になるものである。
ＰチＡ・ネルおよびＮチャネル間に定電流回路を設す、
上記Ｐチャネルの出力側を出力インバータのＰチャネル
のゲートに接続し、」ニ記Ｎチャネルの出力側を上記出
力インバータのＮチャネルのゲートに接続したので、極
めて簡単な構成で出力インバータの貫通電流を防止する
ことができる１゜ しかも使用電源電Ｆ１に影響され覆、特に電源に太陽電
池を用いた場合などに有効である３゜また、定電流回路
をｊｌ！ｌイカバータの１〜ランジスタのゲート近く１
こ設りれぽ、グー１゛−人ノノ端子の配線を長く引き回
してもＪ、く、１ノイ）′ウドか奈になるものである。
。
第１図１．Ｊ１本発明の一実施例を示した電気回路図、
第２図（よ第１図の等価回路図、第３図（Ｊ、動作説明
のための電圧波形図、第４図は従来の回路構成の一例を
示した電気回路図、第５図ＬＪＩ第４図の動作説明のた
めのターイムチャ＝１・である。 Ｐ、、Ｐ２・・・ＰヂＸ・ネルＭＯ８＋〜ランジスタ、
Ｎ、、Ｎ２・・・ＮチャネルＭＯＳ１〜シンシスタ、Ｎ
３・・・定電流回路 以 」ニ 第４図 第５図 一峙閉
第２図（よ第１図の等価回路図、第３図（Ｊ、動作説明
のための電圧波形図、第４図は従来の回路構成の一例を
示した電気回路図、第５図ＬＪＩ第４図の動作説明のた
めのターイムチャ＝１・である。 Ｐ、、Ｐ２・・・ＰヂＸ・ネルＭＯ８＋〜ランジスタ、
Ｎ、、Ｎ２・・・ＮチャネルＭＯＳ１〜シンシスタ、Ｎ
３・・・定電流回路 以 」ニ 第４図 第５図 一峙閉
Claims (1)
- ゲートに共通に入力信号を供給されるＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタを直列に
接続し、上記ＰチャネルＭＯＳトランジスタと上記Ｎチ
ャネルＭＯＳトランジスタとの間に定電流回路を設け、
上記ＰチャネルＭＯＳトランジスタの出力側を出力イン
バータのＰチャネルＭＯＳトランジスタのゲートに接続
し、上記ＮチャネルＭＯＳトランジスタの出力側を上記
出力インバータのＮチャネルＭＯＳトランジスタのゲー
トに接続したことを特徴とする出力インバータの貫通電
流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011338A JPS61170129A (ja) | 1985-01-24 | 1985-01-24 | 出力インバ−タの貫通電流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011338A JPS61170129A (ja) | 1985-01-24 | 1985-01-24 | 出力インバ−タの貫通電流防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61170129A true JPS61170129A (ja) | 1986-07-31 |
| JPH0351334B2 JPH0351334B2 (ja) | 1991-08-06 |
Family
ID=11775245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60011338A Granted JPS61170129A (ja) | 1985-01-24 | 1985-01-24 | 出力インバ−タの貫通電流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170129A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03240313A (ja) * | 1990-02-19 | 1991-10-25 | Fujitsu Ltd | 出力回路 |
| DE10136320A1 (de) * | 2001-07-26 | 2003-02-13 | Infineon Technologies Ag | Anordnung und Verfahren zum Umschalten von Transistoren |
| US9048841B2 (en) | 2009-12-04 | 2015-06-02 | Oki Data Corporation | Driver circuit, driver apparatus, and image forming apparatus |
| CN114546024A (zh) * | 2020-11-24 | 2022-05-27 | 株式会社东芝 | 半导体集成电路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4620750B2 (ja) * | 2008-03-13 | 2011-01-26 | 株式会社日立ビルシステム | エスカレータの監視装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057161A (ja) * | 1973-09-17 | 1975-05-19 | ||
| JPS56100514A (en) * | 1980-01-16 | 1981-08-12 | Nec Corp | Delay circuit |
| JPS5834628A (ja) * | 1981-08-24 | 1983-03-01 | Hitachi Ltd | Ｍｏｓインバ−タ回路 |
-
1985
- 1985-01-24 JP JP60011338A patent/JPS61170129A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057161A (ja) * | 1973-09-17 | 1975-05-19 | ||
| JPS56100514A (en) * | 1980-01-16 | 1981-08-12 | Nec Corp | Delay circuit |
| JPS5834628A (ja) * | 1981-08-24 | 1983-03-01 | Hitachi Ltd | Ｍｏｓインバ−タ回路 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03240313A (ja) * | 1990-02-19 | 1991-10-25 | Fujitsu Ltd | 出力回路 |
| DE10136320A1 (de) * | 2001-07-26 | 2003-02-13 | Infineon Technologies Ag | Anordnung und Verfahren zum Umschalten von Transistoren |
| US6750697B2 (en) | 2001-07-26 | 2004-06-15 | Infineon Technologies Ag | Configuration and method for switching transistors |
| DE10136320B4 (de) * | 2001-07-26 | 2008-05-15 | Infineon Technologies Ag | Anordnung und Verfahren zum Umschalten von Transistoren |
| US9048841B2 (en) | 2009-12-04 | 2015-06-02 | Oki Data Corporation | Driver circuit, driver apparatus, and image forming apparatus |
| CN114546024A (zh) * | 2020-11-24 | 2022-05-27 | 株式会社东芝 | 半导体集成电路 |
| JP2022083085A (ja) * | 2020-11-24 | 2022-06-03 | 株式会社東芝 | 半導体集積回路 |
| US11533051B2 (en) | 2020-11-24 | 2022-12-20 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0351334B2 (ja) | 1991-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |