JPS61170129A - 出力インバ−タの貫通電流防止回路 - Google Patents
出力インバ−タの貫通電流防止回路Info
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- JPS61170129A JPS61170129A JP60011338A JP1133885A JPS61170129A JP S61170129 A JPS61170129 A JP S61170129A JP 60011338 A JP60011338 A JP 60011338A JP 1133885 A JP1133885 A JP 1133885A JP S61170129 A JPS61170129 A JP S61170129A
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- Japan
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- gate
- output
- turned
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は出力インバータの猫通電流防止回路に関するも
のである。
のである。
[従来の技術]
例えば電子時計において、モータ駆動用およびアラーム
駆動用等の出力インバータの貫通電流を防止するために
第4図のような回路構成を用いたものかある。同図にお
いて、Pl、N1はそれぞれ出力インバータを構成する
PチャネルおよびNチャネルMOSIヘランジスタ(以
下、それぞれPチャネルおよびNチャネルと呼称する。
駆動用等の出力インバータの貫通電流を防止するために
第4図のような回路構成を用いたものかある。同図にお
いて、Pl、N1はそれぞれ出力インバータを構成する
PチャネルおよびNチャネルMOSIヘランジスタ(以
下、それぞれPチャネルおよびNチャネルと呼称する。
)、C1、C2はゲート容量、G1 、G2はR−Sフ
リップフロップ回路を構成するゲート回路である。丁、
〜T6はインバータて“、インバータ丁1〜丁4は遅延
用のものである。
リップフロップ回路を構成するゲート回路である。丁、
〜T6はインバータて“、インバータ丁1〜丁4は遅延
用のものである。
以上のような構成にすることによって、端子aに第5図
aの入力パルスか供給されると、端子す。
aの入力パルスか供給されると、端子す。
Cにはそれぞれ第5図す、cのように、ゲート回路G1
.a2およびインバータ丁、〜丁。によって上記人力パ
ルスが遅延されて生じる。第5図がられかるとうり、端
子すの出力(よ端子Cの出力と比べて、立下りで時間↑
だけ早く、マフ下りて時間主、たけ遅れる。この時間
の間は、PチャネルP1およびNチX・ネルN1はとも
にオフになるため、貫通電流を防止できるものである。
.a2およびインバータ丁、〜丁。によって上記人力パ
ルスが遅延されて生じる。第5図がられかるとうり、端
子すの出力(よ端子Cの出力と比べて、立下りで時間↑
だけ早く、マフ下りて時間主、たけ遅れる。この時間
の間は、PチャネルP1およびNチX・ネルN1はとも
にオフになるため、貫通電流を防止できるものである。
[発明か解決しようとする問題点]
上記従来のもので【Jl、インバータの遅延時間によっ
て、両チャネルかともにオフとなる時間を作っているた
め、このオフ時間は非常に短いものであった。そのため
、PチャネルP1とNチャネルN1のゲート容量の相違
および配線抵抗のばらつきなどによって、上記Aフ時間
か十分とれない場合があった。詞フ時間を十分とろうと
すると、遅延用インバータの段数を多くしなければなら
ないという問題かあった。
て、両チャネルかともにオフとなる時間を作っているた
め、このオフ時間は非常に短いものであった。そのため
、PチャネルP1とNチャネルN1のゲート容量の相違
および配線抵抗のばらつきなどによって、上記Aフ時間
か十分とれない場合があった。詞フ時間を十分とろうと
すると、遅延用インバータの段数を多くしなければなら
ないという問題かあった。
本発明は、僅かな素子で貫通電流を防止できるようにし
たものである。
たものである。
[問題点を解決するための手段]
本発明は、ゲートに共通に入力信号をうけるPチャネル
とNチャネル間に定電流回路を接続し、上記Pチャネル
と上記Nチャネルの出力側をそれぞれ出力インバータの
PチャネルとNチャネルのゲートに接続したものである
。
とNチャネル間に定電流回路を接続し、上記Pチャネル
と上記Nチャネルの出力側をそれぞれ出力インバータの
PチャネルとNチャネルのゲートに接続したものである
。
[実施例]
第1図において、P2、N2fJ、それぞれゲートに共
通に人力信号を供給されるPチャネルおよびN −J’
tネルC,N3は定電流回路を構成りるデプレッショ
ン型Nチャネルである。ぞしてPチャネル上2の出力側
1.J、 Pチャネル上1のゲートに、NヂA・ネル町
の出力側はNチャネルN1のゲートに接続しである。
通に人力信号を供給されるPチャネルおよびN −J’
tネルC,N3は定電流回路を構成りるデプレッショ
ン型Nチャネルである。ぞしてPチャネル上2の出力側
1.J、 Pチャネル上1のゲートに、NヂA・ネル町
の出力側はNチャネルN1のゲートに接続しである。
第2図(J、第1図の等価回路を示したものである。
つきに動作について説明する。端子aか第3図aのとと
く“′1″からll OI+に反転すると、Pチャネル
上2かオンになり、第2図のグー1−容量C1か第3図
すのように急速に充電される。一方、ゲート容’4G
はNチャネルN3による定電流によって第3図Gのよ
うに緩慢に充電されていく。
く“′1″からll OI+に反転すると、Pチャネル
上2かオンになり、第2図のグー1−容量C1か第3図
すのように急速に充電される。一方、ゲート容’4G
はNチャネルN3による定電流によって第3図Gのよ
うに緩慢に充電されていく。
いま、PヂAノネルP1のスレッショルド電圧を第3図
すの電圧vtpに設定し、NチャネルN1のスレッショ
ルド電圧を第3図Oの電圧V t nに設定しておくと
、Pチャネル上1とNチャネルN1は時間130間、と
もにオフになる。
すの電圧vtpに設定し、NチャネルN1のスレッショ
ルド電圧を第3図Oの電圧V t nに設定しておくと
、Pチャネル上1とNチャネルN1は時間130間、と
もにオフになる。
つぎに端子aか“′O″から“′1″に反転すると、\
チャネルN?かオンになる。そのため、ゲート容量C2
は第33図Gのように急速に放電する。一方、ゲート容
量C1は、N fpネネル3によって第3図すのように
定電流C′緩慢に充電する。したかって、時間土40間
、PチA・ネルP1i1”3よびNチA7ネルN1かと
もにA−)になる。
チャネルN?かオンになる。そのため、ゲート容量C2
は第33図Gのように急速に放電する。一方、ゲート容
量C1は、N fpネネル3によって第3図すのように
定電流C′緩慢に充電する。したかって、時間土40間
、PチA・ネルP1i1”3よびNチA7ネルN1かと
もにA−)になる。
以−にのように、端子aがレベル反転したときには必す
ビヂャネル[ハおよびNチA・ネルN1かともにA)に
なる時間か得られ、因通電流を防止できるのCある。
ビヂャネル[ハおよびNチA・ネルN1かともにA)に
なる時間か得られ、因通電流を防止できるのCある。
なあ、定電流回路としてはデプレッション型PチVネル
を用いでもよい。
を用いでもよい。
[効果]
本発明によれば、ゲートに共通に人力信号を供給される
PチA・ネルおよびNチャネル間に定電流回路を設す、
上記Pチャネルの出力側を出力インバータのPチャネル
のゲートに接続し、」ニ記Nチャネルの出力側を上記出
力インバータのNチャネルのゲートに接続したので、極
めて簡単な構成で出力インバータの貫通電流を防止する
ことができる1゜ しかも使用電源電F1に影響され覆、特に電源に太陽電
池を用いた場合などに有効である3゜また、定電流回路
をjl!lイカバータの1〜ランジスタのゲート近く1
こ設りれぽ、グー1゛−人ノノ端子の配線を長く引き回
してもJ、く、1ノイ)′ウドか奈になるものである。
PチA・ネルおよびNチャネル間に定電流回路を設す、
上記Pチャネルの出力側を出力インバータのPチャネル
のゲートに接続し、」ニ記Nチャネルの出力側を上記出
力インバータのNチャネルのゲートに接続したので、極
めて簡単な構成で出力インバータの貫通電流を防止する
ことができる1゜ しかも使用電源電F1に影響され覆、特に電源に太陽電
池を用いた場合などに有効である3゜また、定電流回路
をjl!lイカバータの1〜ランジスタのゲート近く1
こ設りれぽ、グー1゛−人ノノ端子の配線を長く引き回
してもJ、く、1ノイ)′ウドか奈になるものである。
。
第1図1.J1本発明の一実施例を示した電気回路図、
第2図(よ第1図の等価回路図、第3図(J、動作説明
のための電圧波形図、第4図は従来の回路構成の一例を
示した電気回路図、第5図LJI第4図の動作説明のた
めのターイムチャ=1・である。 P、、P2・・・PヂX・ネルMO8+〜ランジスタ、
N、、N2・・・NチャネルMOS1〜シンシスタ、N
3・・・定電流回路 以 」ニ 第4図 第5図 一峙閉
第2図(よ第1図の等価回路図、第3図(J、動作説明
のための電圧波形図、第4図は従来の回路構成の一例を
示した電気回路図、第5図LJI第4図の動作説明のた
めのターイムチャ=1・である。 P、、P2・・・PヂX・ネルMO8+〜ランジスタ、
N、、N2・・・NチャネルMOS1〜シンシスタ、N
3・・・定電流回路 以 」ニ 第4図 第5図 一峙閉
Claims (1)
- ゲートに共通に入力信号を供給されるPチャネルMOS
トランジスタとNチャネルMOSトランジスタを直列に
接続し、上記PチャネルMOSトランジスタと上記Nチ
ャネルMOSトランジスタとの間に定電流回路を設け、
上記PチャネルMOSトランジスタの出力側を出力イン
バータのPチャネルMOSトランジスタのゲートに接続
し、上記NチャネルMOSトランジスタの出力側を上記
出力インバータのNチャネルMOSトランジスタのゲー
トに接続したことを特徴とする出力インバータの貫通電
流防止回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60011338A JPS61170129A (ja) | 1985-01-24 | 1985-01-24 | 出力インバ−タの貫通電流防止回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60011338A JPS61170129A (ja) | 1985-01-24 | 1985-01-24 | 出力インバ−タの貫通電流防止回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61170129A true JPS61170129A (ja) | 1986-07-31 |
JPH0351334B2 JPH0351334B2 (ja) | 1991-08-06 |
Family
ID=11775245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60011338A Granted JPS61170129A (ja) | 1985-01-24 | 1985-01-24 | 出力インバ−タの貫通電流防止回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61170129A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03240313A (ja) * | 1990-02-19 | 1991-10-25 | Fujitsu Ltd | 出力回路 |
DE10136320A1 (de) * | 2001-07-26 | 2003-02-13 | Infineon Technologies Ag | Anordnung und Verfahren zum Umschalten von Transistoren |
US9048841B2 (en) | 2009-12-04 | 2015-06-02 | Oki Data Corporation | Driver circuit, driver apparatus, and image forming apparatus |
CN114546024A (zh) * | 2020-11-24 | 2022-05-27 | 株式会社东芝 | 半导体集成电路 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4620750B2 (ja) * | 2008-03-13 | 2011-01-26 | 株式会社日立ビルシステム | エスカレータの監視装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5057161A (ja) * | 1973-09-17 | 1975-05-19 | ||
JPS56100514A (en) * | 1980-01-16 | 1981-08-12 | Nec Corp | Delay circuit |
JPS5834628A (ja) * | 1981-08-24 | 1983-03-01 | Hitachi Ltd | Mosインバ−タ回路 |
-
1985
- 1985-01-24 JP JP60011338A patent/JPS61170129A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5057161A (ja) * | 1973-09-17 | 1975-05-19 | ||
JPS56100514A (en) * | 1980-01-16 | 1981-08-12 | Nec Corp | Delay circuit |
JPS5834628A (ja) * | 1981-08-24 | 1983-03-01 | Hitachi Ltd | Mosインバ−タ回路 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03240313A (ja) * | 1990-02-19 | 1991-10-25 | Fujitsu Ltd | 出力回路 |
DE10136320A1 (de) * | 2001-07-26 | 2003-02-13 | Infineon Technologies Ag | Anordnung und Verfahren zum Umschalten von Transistoren |
US6750697B2 (en) | 2001-07-26 | 2004-06-15 | Infineon Technologies Ag | Configuration and method for switching transistors |
DE10136320B4 (de) * | 2001-07-26 | 2008-05-15 | Infineon Technologies Ag | Anordnung und Verfahren zum Umschalten von Transistoren |
US9048841B2 (en) | 2009-12-04 | 2015-06-02 | Oki Data Corporation | Driver circuit, driver apparatus, and image forming apparatus |
CN114546024A (zh) * | 2020-11-24 | 2022-05-27 | 株式会社东芝 | 半导体集成电路 |
JP2022083085A (ja) * | 2020-11-24 | 2022-06-03 | 株式会社東芝 | 半導体集積回路 |
US11533051B2 (en) | 2020-11-24 | 2022-12-20 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH0351334B2 (ja) | 1991-08-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |