JPH063869B2 - パルス幅制御回路 - Google Patents
パルス幅制御回路Info
- Publication number
- JPH063869B2 JPH063869B2 JP60257148A JP25714885A JPH063869B2 JP H063869 B2 JPH063869 B2 JP H063869B2 JP 60257148 A JP60257148 A JP 60257148A JP 25714885 A JP25714885 A JP 25714885A JP H063869 B2 JPH063869 B2 JP H063869B2
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- JP
- Japan
- Prior art keywords
- pulse width
- channel transistor
- control circuit
- inverter
- width control
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパルス幅制御回路に関し、特に相補形（以下Ｃ
ＭＯＳ）インバータを用いたパルス幅制御回路に関す
る。
ＭＯＳ）インバータを用いたパルス幅制御回路に関す
る。
従来、この種のパルス幅制御回路、特にパルス信号を入
力としそのパルス幅を広げることを目的とするパルス幅
制御回路は、通常、第４図に示す様に構成されている。
力としそのパルス幅を広げることを目的とするパルス幅
制御回路は、通常、第４図に示す様に構成されている。
第４図は従来のパルス幅制御回路の一例を示す回路図で
ある。同図において、入力信号は２入力ノア回路４０の
一方の入力端に印加されると共に、偶数段（ここでは２
段）縦続接続されたインバータ列４１にも印加され、こ
のインバータ列４１の出力は２入力ノア回路４０のもう
一方の入力端に接続される。２入力ノア回路４０の出力
は更にインバータ４２に接続され、出力信号を発生す
る。
ある。同図において、入力信号は２入力ノア回路４０の
一方の入力端に印加されると共に、偶数段（ここでは２
段）縦続接続されたインバータ列４１にも印加され、こ
のインバータ列４１の出力は２入力ノア回路４０のもう
一方の入力端に接続される。２入力ノア回路４０の出力
は更にインバータ４２に接続され、出力信号を発生す
る。
第５図は第４図のパルス幅制御回路の一使用例の動作を
示すタイミングチャートである。第４図におけるインバ
ータ列４１出力の節点Ｂの電位波形は、入力信号のパル
スをインバータ列４１による遅延時間分シフトした形で
表わされ、この信号と入力信号とのノア論理をとること
によってパルス幅は広げられ、更にインバータ４２を通
すことにより、入力信号と同相でパルス幅の広げられた
出力信号を作ることができる。
示すタイミングチャートである。第４図におけるインバ
ータ列４１出力の節点Ｂの電位波形は、入力信号のパル
スをインバータ列４１による遅延時間分シフトした形で
表わされ、この信号と入力信号とのノア論理をとること
によってパルス幅は広げられ、更にインバータ４２を通
すことにより、入力信号と同相でパルス幅の広げられた
出力信号を作ることができる。
なお、上述した従来回路において、逆相のパルスを入力
信号とする場合は、第４図におけるノア回路の部分をナ
ンド回路に置き換えることによって、同様にパルス幅を
広げることができる。
信号とする場合は、第４図におけるノア回路の部分をナ
ンド回路に置き換えることによって、同様にパルス幅を
広げることができる。
従来、パルス幅を広げるために用いるパルス幅制御回路
をＣＭＯＳ回路で構成した場合、少なくとも１０個のト
ランジスタを使用しなければならない。従って、より高
い集積度が要求されるＬＳＩにおいては、パターン面積
が過大になるという欠点がある。
をＣＭＯＳ回路で構成した場合、少なくとも１０個のト
ランジスタを使用しなければならない。従って、より高
い集積度が要求されるＬＳＩにおいては、パターン面積
が過大になるという欠点がある。
本発明によれば、入力信号が印加される第１の相補型イ
ンバータと、この第１の相補型インバータに縦続接続さ
れ出力信号を発生する第２の相補型インバータと、前記
入力信号が各各のゲートに印加されたＰチャンネルトラ
ンジスタとＮチャンネルトランジスタとを備え、前記Ｐ
チャンネルトランジスタとＮチャンネルトランジスタの
各各のドレインは共通に容量負荷に接続され、前記Ｐチ
ャンネルトランジスタのソースは前記第１の相補型イン
バータの出力に接続され、前記Ｎチャンネルトランジス
タのソースは接地されたことを特徴とするパルス幅制御
回路、または前記Ｐチャンネルトランジスタのソースを
電源に接続し、前記Ｎチャンネルトランジスタのソース
を前記第１の相補型インバータの出力に接続したことを
特徴とするパルス幅制御回路が得られる。
ンバータと、この第１の相補型インバータに縦続接続さ
れ出力信号を発生する第２の相補型インバータと、前記
入力信号が各各のゲートに印加されたＰチャンネルトラ
ンジスタとＮチャンネルトランジスタとを備え、前記Ｐ
チャンネルトランジスタとＮチャンネルトランジスタの
各各のドレインは共通に容量負荷に接続され、前記Ｐチ
ャンネルトランジスタのソースは前記第１の相補型イン
バータの出力に接続され、前記Ｎチャンネルトランジス
タのソースは接地されたことを特徴とするパルス幅制御
回路、または前記Ｐチャンネルトランジスタのソースを
電源に接続し、前記Ｎチャンネルトランジスタのソース
を前記第１の相補型インバータの出力に接続したことを
特徴とするパルス幅制御回路が得られる。
次に、本発明について、第１図，〜第３図を参照して説
明する。
明する。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１の実施例の動作を示すタイミングチャート、第３図
は本発明の第２の実施例を示す回路図である。
第１の実施例の動作を示すタイミングチャート、第３図
は本発明の第２の実施例を示す回路図である。
第１の実施例は第１図に示すように、第１，第２のＣＭ
ＯＳインバータ１，２と、負荷容量可変回路３と、ＣＭ
ＯＳインバータ３の出力端に接続されたコンデンサ（以
下Ｃ）４とからなる。ＣＭＯＳインバータ１，負荷容量
可変回路３には共に入力信号が入力され、ＣＭＯＳイン
バータ２は節点Ａを通してＣＭＯＳインバータ１と縦続
接続され出力信号を発生する。また節点Ａは負荷容量可
変回路３の電源電位供給源となっている。なおＣＭＯＳ
インバータ１，２，３はそれぞれＰチャンネルＭＯＳＦ
ＥＴ（以下ＴＰ）とＮチャンネルＭＯＳＦＥＴ（以下Ｔ
Ｎ）からなる一般的な回路で、例えばＣＭＯＳインバー
タ１はＴＰ１０とＴＮ１１とからなる。
ＯＳインバータ１，２と、負荷容量可変回路３と、ＣＭ
ＯＳインバータ３の出力端に接続されたコンデンサ（以
下Ｃ）４とからなる。ＣＭＯＳインバータ１，負荷容量
可変回路３には共に入力信号が入力され、ＣＭＯＳイン
バータ２は節点Ａを通してＣＭＯＳインバータ１と縦続
接続され出力信号を発生する。また節点Ａは負荷容量可
変回路３の電源電位供給源となっている。なおＣＭＯＳ
インバータ１，２，３はそれぞれＰチャンネルＭＯＳＦ
ＥＴ（以下ＴＰ）とＮチャンネルＭＯＳＦＥＴ（以下Ｔ
Ｎ）からなる一般的な回路で、例えばＣＭＯＳインバー
タ１はＴＰ１０とＴＮ１１とからなる。
続いて第２図を併用して第１の実施例の動作について説
明する。
明する。
入力信号の初期状態がローレベル０の場合、ＴＰ１０，
ＴＰ３０がオン状態、ＴＮ１１，ＴＮ３１がオフ状態と
なり、ＣＭＯＳインバータ１出力の節点Ａの電位はハイ
レベルＶCCになっており、ＴＰ３０を通してＣ４は充電
状態になっている。また、ＴＮ２１はオン状態、ＴＰ２
０はオフ状態であるため出力信号はローレベル０になっ
ている。次に、入力信号がハイレベルＶCCに変化する
と、それに追随してＴＮ１１とＴＰ２０およびＴＮ３１
がオンして、出力信号は速やかにハイレベルＶCCとな
る。この時、Ｃ４に充電されていた電荷は、ＴＮ３１が
オンするため速やかに接地電位へと放電される。再び入
力信号がローレベル０に変化すると、ＴＰ１０とＴＰ３
０がオンするためＣ４に電荷を充電し始める。このため
節点Ａの電位はゆっくりとハイレベルＶCCへと移行し、
ＣＭＯＳインバータ２のしきい値電位まで上昇すると、
出力信号はローレベル０に変化する。つまり、本実施例
によれば、入力信号のパルスの上昇端では遅延時間が小
さく、入力信号のパルスの下降端では容量負荷に応じた
遅延時間を経て出力信号が下降するので大きな遅延時間
を得ることができる。
ＴＰ３０がオン状態、ＴＮ１１，ＴＮ３１がオフ状態と
なり、ＣＭＯＳインバータ１出力の節点Ａの電位はハイ
レベルＶCCになっており、ＴＰ３０を通してＣ４は充電
状態になっている。また、ＴＮ２１はオン状態、ＴＰ２
０はオフ状態であるため出力信号はローレベル０になっ
ている。次に、入力信号がハイレベルＶCCに変化する
と、それに追随してＴＮ１１とＴＰ２０およびＴＮ３１
がオンして、出力信号は速やかにハイレベルＶCCとな
る。この時、Ｃ４に充電されていた電荷は、ＴＮ３１が
オンするため速やかに接地電位へと放電される。再び入
力信号がローレベル０に変化すると、ＴＰ１０とＴＰ３
０がオンするためＣ４に電荷を充電し始める。このため
節点Ａの電位はゆっくりとハイレベルＶCCへと移行し、
ＣＭＯＳインバータ２のしきい値電位まで上昇すると、
出力信号はローレベル０に変化する。つまり、本実施例
によれば、入力信号のパルスの上昇端では遅延時間が小
さく、入力信号のパルスの下降端では容量負荷に応じた
遅延時間を経て出力信号が下降するので大きな遅延時間
を得ることができる。
次に、上述の入力信号と逆相のパルス信号を入力信号と
した第２の実施例について説明する。
した第２の実施例について説明する。
第２の実施例が上述の第１の実施例と異なる点は、第３
図に示すようにＣＭＯＳインバータ１出力の節点Ａ′を
負荷容量可変回路３の接地電位供給源として接続した点
である。第２の実施例の回路動作は、上述の第１の実施
例の説明においてハイレベルとローレベル、ＴＰ１０と
ＴＮ１１、ＴＰ２０とＴＮ２１、ＴＰ３０とＴＮ３１、
充電と放電、電源と接地をそれぞれ置き換えることによ
って説明でき、入力信号のパルスの上昇端での遅延時間
は大きく、入力信号のパルスの下降端での遅延時間は小
さいものとなることは明らかである。
図に示すようにＣＭＯＳインバータ１出力の節点Ａ′を
負荷容量可変回路３の接地電位供給源として接続した点
である。第２の実施例の回路動作は、上述の第１の実施
例の説明においてハイレベルとローレベル、ＴＰ１０と
ＴＮ１１、ＴＰ２０とＴＮ２１、ＴＰ３０とＴＮ３１、
充電と放電、電源と接地をそれぞれ置き換えることによ
って説明でき、入力信号のパルスの上昇端での遅延時間
は大きく、入力信号のパルスの下降端での遅延時間は小
さいものとなることは明らかである。
以上説明した様に本発明は、６個のトランジスタと１個
のコンデンサを用いるだけで従来例と同様にパルス幅を
広げる機能を持った遅延回路を構成することができ、ま
た容量負荷の大きさを適宜調整することによって任意の
幅をもつパルス信号を出力することができるので、ＣＭ
ＯＳＬＳＩにおいてパターンの縮小化の面で非常に大き
い効果がある。
のコンデンサを用いるだけで従来例と同様にパルス幅を
広げる機能を持った遅延回路を構成することができ、ま
た容量負荷の大きさを適宜調整することによって任意の
幅をもつパルス信号を出力することができるので、ＣＭ
ＯＳＬＳＩにおいてパターンの縮小化の面で非常に大き
い効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１の実施例の動作を示すタイミングチャート、第３図
は本発明の第２の実施例を示す回路図、第４図は従来の
パルス幅制御回路の一例を示す回路図、第５図は第４図
のパルス幅制御回路の一使用例の動作を示すタイミング
チャートである。 １，２…ＣＭＯＳインバータ、３…負荷容量可変回路、
４…コンデンサ（Ｃ）、１０，２０，３０…Ｐチャンネ
ルＭＯＳＦＥＴ（ＴＰ）、１１，２１，３１…Ｎチャン
ネルＭＯＳＦＥＴ（ＴＮ）、４０…２入力ノア回路、４
１…インバータ列、４２…インバータ。
第１の実施例の動作を示すタイミングチャート、第３図
は本発明の第２の実施例を示す回路図、第４図は従来の
パルス幅制御回路の一例を示す回路図、第５図は第４図
のパルス幅制御回路の一使用例の動作を示すタイミング
チャートである。 １，２…ＣＭＯＳインバータ、３…負荷容量可変回路、
４…コンデンサ（Ｃ）、１０，２０，３０…Ｐチャンネ
ルＭＯＳＦＥＴ（ＴＰ）、１１，２１，３１…Ｎチャン
ネルＭＯＳＦＥＴ（ＴＮ）、４０…２入力ノア回路、４
１…インバータ列、４２…インバータ。
Claims (2)
- 【請求項１】入力信号が印加される第１の相補型インバ
ータと、この第１の相補型インバータに縦続接続され出
力信号を発生する第２の相補型インバータと、前記入力
信号が各各のゲートに印加されたＰチャンネルトランジ
スタとＮチャンネルトランジスタとを備え、前記Ｐチャ
ンネルトランジスタとＮチャンネルトランジスタの各各
のドレインは共通に容量負荷に接続され、前記Ｐチャン
ネルトランジスタのソースは前記第１の相補型インバー
タの出力に接続され、前記Ｎチャンネルトランジスタの
ソースは接地されたことを特徴とするパルス幅制御回
路。 - 【請求項２】特許請求の範囲第(1)項記載のパルス幅制
御回路において、前記Ｐチャンネルトランジスタのソー
スを電源に接続し、前記Ｎチャンネルトランジスタのソ
ースを前記第１の相補型インバータの出力に接続したこ
とを特徴とするパルス幅制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257148A JPH063869B2 (ja) | 1985-11-15 | 1985-11-15 | パルス幅制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257148A JPH063869B2 (ja) | 1985-11-15 | 1985-11-15 | パルス幅制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62117411A JPS62117411A (ja) | 1987-05-28 |
| JPH063869B2 true JPH063869B2 (ja) | 1994-01-12 |
Family
ID=17302377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257148A Expired - Lifetime JPH063869B2 (ja) | 1985-11-15 | 1985-11-15 | パルス幅制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063869B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02189020A (ja) * | 1989-01-18 | 1990-07-25 | Mitsubishi Electric Corp | 遅延素子 |
| CN115913173B (zh) * | 2023-02-07 | 2023-05-23 | 成都明夷电子科技有限公司 | 一种消除切换过冲的衰减器及方法 |
-
1985
- 1985-11-15 JP JP60257148A patent/JPH063869B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62117411A (ja) | 1987-05-28 |
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