JP2600481B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2600481B2 JP2600481B2 JP2307669A JP30766990A JP2600481B2 JP 2600481 B2 JP2600481 B2 JP 2600481B2 JP 2307669 A JP2307669 A JP 2307669A JP 30766990 A JP30766990 A JP 30766990A JP 2600481 B2 JP2600481 B2 JP 2600481B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- circuit
- level
- type mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にダイナミック回
路に関する。
路に関する。
第５図はこの種の従来の回路である。第６図は第５図
の回路のタイミング図である。
の回路のタイミング図である。
第５図において、本回路は、半導体集積回路内部で生
成されるアドレス信号がｎ本（A1〜An:nは自然数）があ
り、クロック信号１をゲート入力とするＰ型MOSトラン
ジスタ５のソース側を電源４に接続し、Ｐ型MOSトラン
ジスタ５のドレイン側を信号線23に接続し、信号線23に
クロック信号１をゲート入力とするＮ型MOSトランジス
タ６のソース側を接続し、アドレス信号（A1〜An）をそ
れぞれ入力としたＮ型MOSトランジスタ（N1〜Nn）のソ
ース側をそれぞれGND（G1〜Gn）に接続し、Ｎ型MOSトラ
ンジスタ（N1〜Nn）のそれぞれのドレイン側を信号線23
に接続し、Ｎ型MOSトランジスタ６のドレイン側をイン
バータ22を介して出力信号24として出力する回路であ
る。
成されるアドレス信号がｎ本（A1〜An:nは自然数）があ
り、クロック信号１をゲート入力とするＰ型MOSトラン
ジスタ５のソース側を電源４に接続し、Ｐ型MOSトラン
ジスタ５のドレイン側を信号線23に接続し、信号線23に
クロック信号１をゲート入力とするＮ型MOSトランジス
タ６のソース側を接続し、アドレス信号（A1〜An）をそ
れぞれ入力としたＮ型MOSトランジスタ（N1〜Nn）のソ
ース側をそれぞれGND（G1〜Gn）に接続し、Ｎ型MOSトラ
ンジスタ（N1〜Nn）のそれぞれのドレイン側を信号線23
に接続し、Ｎ型MOSトランジスタ６のドレイン側をイン
バータ22を介して出力信号24として出力する回路であ
る。
本回路は、第６図に示すように、アドレス信号（A1〜
An）のレベルはクロック信号１がロウレベルの期間に決
定され、クロック信号１がロウレベルの期間には、Ｐ型
MOSトランジスタ５は導通状態になり信号線23をハイレ
ベルにチャージし、Ｎ型MOSトランジスタ６は非導通状
態になりインバータ22の入力は不定となるが、次にクロ
ック信号１がハイレベルとなりＮ型MOSトランジスタ６
が導通状態になるまでＮ型MOSトランジスタ６が以前の
導通状態のときのインバータ22の入力レベルをインバー
タ22が保持するようにインバータ22を設計し、クロック
信号１がハイレベルの期間は、Ｐ型MOSトランジスタ５
は非導通状態になり、電源４からのチャージは止めら
れ、Ｎ型MOSトランジスタ６は導通状態になり、アドレ
ス信号（A1〜An）のレベルの状態により信号線23のレベ
ルが決まり、出力信号24からは信号線23のレベルに対応
した信号が出力される。
An）のレベルはクロック信号１がロウレベルの期間に決
定され、クロック信号１がロウレベルの期間には、Ｐ型
MOSトランジスタ５は導通状態になり信号線23をハイレ
ベルにチャージし、Ｎ型MOSトランジスタ６は非導通状
態になりインバータ22の入力は不定となるが、次にクロ
ック信号１がハイレベルとなりＮ型MOSトランジスタ６
が導通状態になるまでＮ型MOSトランジスタ６が以前の
導通状態のときのインバータ22の入力レベルをインバー
タ22が保持するようにインバータ22を設計し、クロック
信号１がハイレベルの期間は、Ｐ型MOSトランジスタ５
は非導通状態になり、電源４からのチャージは止めら
れ、Ｎ型MOSトランジスタ６は導通状態になり、アドレ
ス信号（A1〜An）のレベルの状態により信号線23のレベ
ルが決まり、出力信号24からは信号線23のレベルに対応
した信号が出力される。
即ち、クロック信号１がハイレベルの期間において
は、アドレス信号（A1〜An）のなかのどれか一本でもハ
イレベルのものがあれば、そのハイレベルになっている
アドレス信号（Ak:kは自然数）を入力信号としているＮ
型MOSトランジスタ（Nk）により信号線23はロウレベル
にディスチャージされ、出力信号24からはハイレベルが
出力され、またアドレス信号（A1〜An）のなかのすべて
がロウレベルであればアドレス信号を入力としているＮ
型MOSトランジスタ（N1〜Nn）はすべて非導通状態とな
り、信号線23は他のどの回路とも非導通状態となるが、
次にクロック信号１がロウレベルになるまで信号線23が
ハイレベルを保持するように信号線23を設計しておく
と、インバータ22からはアドレス信号（A1〜An）の状態
に対応したレベルの信号が出力される。
は、アドレス信号（A1〜An）のなかのどれか一本でもハ
イレベルのものがあれば、そのハイレベルになっている
アドレス信号（Ak:kは自然数）を入力信号としているＮ
型MOSトランジスタ（Nk）により信号線23はロウレベル
にディスチャージされ、出力信号24からはハイレベルが
出力され、またアドレス信号（A1〜An）のなかのすべて
がロウレベルであればアドレス信号を入力としているＮ
型MOSトランジスタ（N1〜Nn）はすべて非導通状態とな
り、信号線23は他のどの回路とも非導通状態となるが、
次にクロック信号１がロウレベルになるまで信号線23が
ハイレベルを保持するように信号線23を設計しておく
と、インバータ22からはアドレス信号（A1〜An）の状態
に対応したレベルの信号が出力される。
前述した従来の回路では、アドレス信号が多くなると
そのアドレス信号を入力としている回路の出力が接続さ
れている信号線は長くなり、信号線に接続されているト
ランジスタ数も多くなるので信号線の付加容量が大きく
なる。すると、信号線をあるレベルまでチャージしたり
ディスチャージしたりするために費やす時間が長くな
り、回路を高速で動作させることが不可能になる。
そのアドレス信号を入力としている回路の出力が接続さ
れている信号線は長くなり、信号線に接続されているト
ランジスタ数も多くなるので信号線の付加容量が大きく
なる。すると、信号線をあるレベルまでチャージしたり
ディスチャージしたりするために費やす時間が長くな
り、回路を高速で動作させることが不可能になる。
本発明の目的は、前記欠点を解決し、信号線の容量を
減らすことができ、回路を高速で動作させることができ
るように半導体集積回路を提供することにある。
減らすことができ、回路を高速で動作させることができ
るように半導体集積回路を提供することにある。
本発明の半導体集積回路の構成は、半導体集積回路内
部で生成されたアドレス信号の入力に対応して、出力信
号を出力するダイナミック回路を備えた半導体集積回路
において、前記アドレス信号を複数のグループに分割
し、複数に分割されたアドレス信号を入力とし、前記ア
ドレス信号に対応したレベルをトランジスタを介して出
力する回路グループを有し、分割した前記アドレス信号
の各々の回路グループごとにその出力を信号線に接続
し、前記各信号線は半導体集積回路内部で生成された制
御信号があるレベルの状態の期間には前記各々の回路グ
ループごとに信号線を決まったレベルに設定し、かつ前
記制御信号が他のレベル状態の期間には前記各々の回路
グループの信号線のレベルの入力して全アドレス信号を
出力信号とする手段を備えていることを特徴とする。
部で生成されたアドレス信号の入力に対応して、出力信
号を出力するダイナミック回路を備えた半導体集積回路
において、前記アドレス信号を複数のグループに分割
し、複数に分割されたアドレス信号を入力とし、前記ア
ドレス信号に対応したレベルをトランジスタを介して出
力する回路グループを有し、分割した前記アドレス信号
の各々の回路グループごとにその出力を信号線に接続
し、前記各信号線は半導体集積回路内部で生成された制
御信号があるレベルの状態の期間には前記各々の回路グ
ループごとに信号線を決まったレベルに設定し、かつ前
記制御信号が他のレベル状態の期間には前記各々の回路
グループの信号線のレベルの入力して全アドレス信号を
出力信号とする手段を備えていることを特徴とする。
次に図面を用いて本発明を説明する。
第１図は本発明の一実施例の半導体集積回路を示す回
路図、第２図は第１図の本実施例の動作を示すタイミン
グ図である。
路図、第２図は第１図の本実施例の動作を示すタイミン
グ図である。
第１図において、本実施例の回路は、半導体集積回路
内部で生成されたアドレス信号がｎ本（A1〜An:nは自然
数）あり、クロック信号１をゲート入力とするＰ型MOS
トランジスタ５のソース側を電源４に接続し、Ｐ型MOS
トランジスタ５のドレイン側を信号線10に接続し、信号
線10にクロック信号１をゲート入力とするＮ型MOSトラ
ンジスタ６のソース側を接続し、信号線10にアドレス信
号（A1〜An）のうちのA1〜Am（ｍは自然数）をそれぞれ
ゲート入力としたＮ型MOSトランジスタ（N1〜Nm）のソ
ース側をそれぞれGND（G1〜Gm）に接続し、Ｎ型MOSトラ
ンジスタ（N1〜Nm）のドレイン側をそれぞれ信号線10に
接続し、クロック信号１をゲート入力とするＰ型MOSト
ランジスタ８のソース側を電源９に接続し、Ｐ型MOSト
ランジスタ８のドレイン側を信号線11に接続し、信号線
11にクロック信号１をゲート入力とするＮ型MOSトラン
ジスタ７のソース側を接続し、信号線11にアドレス信号
（A1〜An）のうちの残りのAm+1〜Anをそれぞれゲート入
力としたＮ型MOSトランジスタ（Nm+1〜Nn）のソース側
をそれぞれGND（Gm+1〜Gn）に接続し、Ｎ型MOSトランジ
スタ（Nm+1〜Nn）のドレイン側をそれぞれ信号線11に接
続し、Ｎ型MOSトランジスタ6,7のドレイン側を２入力NA
NDゲート３の入力とし２入力NANDゲート３の出力を出力
信号２として出力する回路である。
内部で生成されたアドレス信号がｎ本（A1〜An:nは自然
数）あり、クロック信号１をゲート入力とするＰ型MOS
トランジスタ５のソース側を電源４に接続し、Ｐ型MOS
トランジスタ５のドレイン側を信号線10に接続し、信号
線10にクロック信号１をゲート入力とするＮ型MOSトラ
ンジスタ６のソース側を接続し、信号線10にアドレス信
号（A1〜An）のうちのA1〜Am（ｍは自然数）をそれぞれ
ゲート入力としたＮ型MOSトランジスタ（N1〜Nm）のソ
ース側をそれぞれGND（G1〜Gm）に接続し、Ｎ型MOSトラ
ンジスタ（N1〜Nm）のドレイン側をそれぞれ信号線10に
接続し、クロック信号１をゲート入力とするＰ型MOSト
ランジスタ８のソース側を電源９に接続し、Ｐ型MOSト
ランジスタ８のドレイン側を信号線11に接続し、信号線
11にクロック信号１をゲート入力とするＮ型MOSトラン
ジスタ７のソース側を接続し、信号線11にアドレス信号
（A1〜An）のうちの残りのAm+1〜Anをそれぞれゲート入
力としたＮ型MOSトランジスタ（Nm+1〜Nn）のソース側
をそれぞれGND（Gm+1〜Gn）に接続し、Ｎ型MOSトランジ
スタ（Nm+1〜Nn）のドレイン側をそれぞれ信号線11に接
続し、Ｎ型MOSトランジスタ6,7のドレイン側を２入力NA
NDゲート３の入力とし２入力NANDゲート３の出力を出力
信号２として出力する回路である。
本回路は、アドレス信号（A1〜An）のレベルはクロッ
ク信号１がロウレベルの期間に決定され、第２図におい
て、クロック信号１がロウレベルの期間は、Ｐ型MOSト
ランジスタ5,8は導通状態になり信号線10,11はハイレベ
ルにチャージし、Ｎ型MOSトランジスタ6,7は非導通状態
になり、２入力NANDゲート３の入力は不足になるが、次
に、クロック信号１がハイレベルとなり、Ｎ型MOSトラ
ンジスタ6,7が導通状態になるまでＮ型MOSトランジスタ
6,7が以前の導通状態のときの２入力NANDゲート３の入
力レベルを２入力NANDゲート３が保持しておくように２
入力NANDゲート３を設計し、クロック信号１がハイレベ
ルの期間は、Ｐ型トランジスタ5,8は非導通状態にな
り、電源4,9からのチャージは止められ、Ｎ型トランジ
スタ6,7は導通状態になりアドレス信号（A1〜An）のレ
ベルの状態に対応して信号線10,11のレベルが決まり、
出力信号２からは信号線10,11のレベルに対応した信号
が出力される。
ク信号１がロウレベルの期間に決定され、第２図におい
て、クロック信号１がロウレベルの期間は、Ｐ型MOSト
ランジスタ5,8は導通状態になり信号線10,11はハイレベ
ルにチャージし、Ｎ型MOSトランジスタ6,7は非導通状態
になり、２入力NANDゲート３の入力は不足になるが、次
に、クロック信号１がハイレベルとなり、Ｎ型MOSトラ
ンジスタ6,7が導通状態になるまでＮ型MOSトランジスタ
6,7が以前の導通状態のときの２入力NANDゲート３の入
力レベルを２入力NANDゲート３が保持しておくように２
入力NANDゲート３を設計し、クロック信号１がハイレベ
ルの期間は、Ｐ型トランジスタ5,8は非導通状態にな
り、電源4,9からのチャージは止められ、Ｎ型トランジ
スタ6,7は導通状態になりアドレス信号（A1〜An）のレ
ベルの状態に対応して信号線10,11のレベルが決まり、
出力信号２からは信号線10,11のレベルに対応した信号
が出力される。
即ち、アドレス信号（A1〜An）のなかのどれか一本で
もハイレベルの信号があればそのハイレベルになってい
るアドレス信号（Ak:kは自然数）を入力としているＮ型
MOSトランジスタ（Nk）により信号線はロウレベルにデ
ィスチャージされ、２入力NANDゲート３の入力のどちら
か一方あるいは両方がロウレベルを入力とし、出力信号
２からはハイレベルが出力され、またアドレス信号（A1
〜An）のすべてがロウレベルであれば、Ｎ型MOSトラン
ジスタ（N1〜Nn）はすべて非導通状態になり、２入力NA
NDゲート３の入力は不定となるが、次にクロック信号１
がロウレベルになるまで信号線10,11がハイレベルを保
持するように、信号線10,11を設計しておくと、２入力N
ANDゲート３からはアドレス信号（A1〜An）の状態に応
答したレベルの信号が出力される。
もハイレベルの信号があればそのハイレベルになってい
るアドレス信号（Ak:kは自然数）を入力としているＮ型
MOSトランジスタ（Nk）により信号線はロウレベルにデ
ィスチャージされ、２入力NANDゲート３の入力のどちら
か一方あるいは両方がロウレベルを入力とし、出力信号
２からはハイレベルが出力され、またアドレス信号（A1
〜An）のすべてがロウレベルであれば、Ｎ型MOSトラン
ジスタ（N1〜Nn）はすべて非導通状態になり、２入力NA
NDゲート３の入力は不定となるが、次にクロック信号１
がロウレベルになるまで信号線10,11がハイレベルを保
持するように、信号線10,11を設計しておくと、２入力N
ANDゲート３からはアドレス信号（A1〜An）の状態に応
答したレベルの信号が出力される。
第３図は本発明の他の実施例の半導体集積回路を示す
回路図である。
回路図である。
第４図は第３図の動作を示すタイミング図である。
第３図において、本回路は、半導体集積回路内部で生
成されたアドレス信号がｎ本（A1〜An）あり、クロック
信号１をゲート入力とするＮ型MOSトランジスタ15のソ
ース側をGND14に接続し、Ｎ型MOSトランジスタ15のドレ
イン側を信号線20に接続し、信号線20にクロック信号１
をゲート入力とするＰ型MOSトランジスタ16のソース側
を接続し、信号線20にアドレス信号（A1〜An）のうちの
A1〜Am（ｍは自然数）をそれぞれゲート入力としたＰ型
MOSトランジスタ（P1〜Pm）のソース側をそれぞれ電源
（V1〜Vm）に接続し、Ｐ型MOSトランジスタ（P1〜Pm）
のドレイン側をそれぞれ信号線20に接続し、クロック信
号１をゲート入力とするＮ型MOSトランジスタ18のソー
ス側をGND19に接続し、Ｎ型MOSトランジスタ18のドレイ
ン側を信号線21に接続し、信号線21にクロック信号１を
ゲート入力とするＰ型MOSトランジスタ17のソース側を
接続し、信号線21にアドレス信号（A1〜An）のうちの残
りのAm+1〜Anをそれぞれゲート入力としたＰ型MOSトラ
ンジスタ（Pm+1〜Pn）のソース側をそれぞれ電源（Vm+1
〜Vn）に接続し、Ｐ型MOSトランジスタ（Pm+1〜Pn）の
ドレイン側をそれぞれ信号線21に接続し、Ｐ型MOSトラ
ンジスタ16,17のドレイン側を２入力NORゲート13の入力
とし、２入力NORゲート13の出力を出力信号12として出
力する回路である。
成されたアドレス信号がｎ本（A1〜An）あり、クロック
信号１をゲート入力とするＮ型MOSトランジスタ15のソ
ース側をGND14に接続し、Ｎ型MOSトランジスタ15のドレ
イン側を信号線20に接続し、信号線20にクロック信号１
をゲート入力とするＰ型MOSトランジスタ16のソース側
を接続し、信号線20にアドレス信号（A1〜An）のうちの
A1〜Am（ｍは自然数）をそれぞれゲート入力としたＰ型
MOSトランジスタ（P1〜Pm）のソース側をそれぞれ電源
（V1〜Vm）に接続し、Ｐ型MOSトランジスタ（P1〜Pm）
のドレイン側をそれぞれ信号線20に接続し、クロック信
号１をゲート入力とするＮ型MOSトランジスタ18のソー
ス側をGND19に接続し、Ｎ型MOSトランジスタ18のドレイ
ン側を信号線21に接続し、信号線21にクロック信号１を
ゲート入力とするＰ型MOSトランジスタ17のソース側を
接続し、信号線21にアドレス信号（A1〜An）のうちの残
りのAm+1〜Anをそれぞれゲート入力としたＰ型MOSトラ
ンジスタ（Pm+1〜Pn）のソース側をそれぞれ電源（Vm+1
〜Vn）に接続し、Ｐ型MOSトランジスタ（Pm+1〜Pn）の
ドレイン側をそれぞれ信号線21に接続し、Ｐ型MOSトラ
ンジスタ16,17のドレイン側を２入力NORゲート13の入力
とし、２入力NORゲート13の出力を出力信号12として出
力する回路である。
第４図において、本回路は、アドレス信号（A1〜An）
のレベルはアドレス信号１がロウレベルの期間に決定さ
れ、クロック信号１がハイレベルの期間は、Ｎ型MOSト
ランジスタ15,18は導通状態になり、信号線20,21をロウ
レベルにディスチャージし、Ｐ型MOSトランジスタ16,17
は非導通状態になり２入力NORゲート13の入力は不定に
なるが、次にクロック信号１がロウレベルとなりＰ型MO
Sトランジスタ16,17が導通状態になるまで、Ｐ型MOSト
ランジスタ16,17が以前の導通状態のときの２入力NORゲ
ート13の入力レベルを２入力NORゲート13が保持してお
くように２入力NORゲート13を設計し、クロック信号１
がロウレベルの期間は、Ｎ型MOSトランジスタ15,18は非
導通状態になりGND14,19からのディスチャージは止めら
れ、Ｐ型MOSトランジスタ16,17は導通状態となり、アド
レス信号（A1〜An）のレベルの状態に対応して、信号線
20,21のレベルが決まり、出力信号12からは信号線20,21
のレベルに対応した信号が出力される。すなわち、アド
レス線（A1〜An）のなかのどれか一本でもロウレベルの
信号があれば、そのロウレベルになっているアドレス信
号（Ak:kは自然数）を入力としているＰ型MOSトランジ
スタ（Pk）により信号線はハイレベルにチャージされ、
２入力NORゲート13の入力のどちらか一方あるいは両方
がハイレベルを入力し出力信号12からはロウレベルが出
力され、またアドレス信号（A1〜An）のすべてがハイレ
ベルであれば、Ｐ型MOSトランジスタ（P1〜Pn）はすべ
て非導通状態になり、２入力NORゲート13の入力は不定
となるが、次にクロック信号１がロウレベルになるまで
信号線20,21がロウレベルを保持するように、信号線20,
21を設計しておくと、３入力NORゲート13からはアドレ
ス信号（A1〜An）の状態に対応したレベルの信号が出力
される。
のレベルはアドレス信号１がロウレベルの期間に決定さ
れ、クロック信号１がハイレベルの期間は、Ｎ型MOSト
ランジスタ15,18は導通状態になり、信号線20,21をロウ
レベルにディスチャージし、Ｐ型MOSトランジスタ16,17
は非導通状態になり２入力NORゲート13の入力は不定に
なるが、次にクロック信号１がロウレベルとなりＰ型MO
Sトランジスタ16,17が導通状態になるまで、Ｐ型MOSト
ランジスタ16,17が以前の導通状態のときの２入力NORゲ
ート13の入力レベルを２入力NORゲート13が保持してお
くように２入力NORゲート13を設計し、クロック信号１
がロウレベルの期間は、Ｎ型MOSトランジスタ15,18は非
導通状態になりGND14,19からのディスチャージは止めら
れ、Ｐ型MOSトランジスタ16,17は導通状態となり、アド
レス信号（A1〜An）のレベルの状態に対応して、信号線
20,21のレベルが決まり、出力信号12からは信号線20,21
のレベルに対応した信号が出力される。すなわち、アド
レス線（A1〜An）のなかのどれか一本でもロウレベルの
信号があれば、そのロウレベルになっているアドレス信
号（Ak:kは自然数）を入力としているＰ型MOSトランジ
スタ（Pk）により信号線はハイレベルにチャージされ、
２入力NORゲート13の入力のどちらか一方あるいは両方
がハイレベルを入力し出力信号12からはロウレベルが出
力され、またアドレス信号（A1〜An）のすべてがハイレ
ベルであれば、Ｐ型MOSトランジスタ（P1〜Pn）はすべ
て非導通状態になり、２入力NORゲート13の入力は不定
となるが、次にクロック信号１がロウレベルになるまで
信号線20,21がロウレベルを保持するように、信号線20,
21を設計しておくと、３入力NORゲート13からはアドレ
ス信号（A1〜An）の状態に対応したレベルの信号が出力
される。
以上説明したように、本発明は、アドレス信号を入力
とし、アドレス信号の状態に対応した値を出力する回路
の出力が接続されている信号線を複数に分割することで
信号線の容量を減らすことができ、信号線を短時間でチ
ャージあるいはディスチャージすることができるので、
ダイナミック回路の動作を高速にすることができるとい
う効果がある。
とし、アドレス信号の状態に対応した値を出力する回路
の出力が接続されている信号線を複数に分割することで
信号線の容量を減らすことができ、信号線を短時間でチ
ャージあるいはディスチャージすることができるので、
ダイナミック回路の動作を高速にすることができるとい
う効果がある。
第１図は本発明の一実施例の半導体集積回路を示す回路
図、第２図は第１図の動作を示すタイミング図、第３図
は本発明の他の実施例を示す回路図、第４図は第３図の
動作を示すタイミング図、第５図は従来のダイナミック
回路を示す回路図、第６図は第５図の動作を示すタイミ
ング図である。 １……クロック信号、2,12,24……出力信号、３……２
入力NANDゲート、4,9,V1〜Vn……電源、5,8,16,17,P1〜
Pn……Ｐ型MOSトランジスタ、6,7,15,18,N1〜Nn……Ｎ
型MOSトランジスタ、10,11,20,21,23……信号線、22…
…インバータ、13……２入力NORゲート、14,19,G1〜Gn
……GND、A1〜An……アドレス信号。
図、第２図は第１図の動作を示すタイミング図、第３図
は本発明の他の実施例を示す回路図、第４図は第３図の
動作を示すタイミング図、第５図は従来のダイナミック
回路を示す回路図、第６図は第５図の動作を示すタイミ
ング図である。 １……クロック信号、2,12,24……出力信号、３……２
入力NANDゲート、4,9,V1〜Vn……電源、5,8,16,17,P1〜
Pn……Ｐ型MOSトランジスタ、6,7,15,18,N1〜Nn……Ｎ
型MOSトランジスタ、10,11,20,21,23……信号線、22…
…インバータ、13……２入力NORゲート、14,19,G1〜Gn
……GND、A1〜An……アドレス信号。
Claims (1)
- 【請求項１】半導体集積回路内部で生成されたアドレス
信号の入力に対応して、出力信号を出力するダイナミッ
ク回路の備えた半導体集積回路において、前記アドレス
信号を複数のグループに分割し、複数に分割されたアド
レス信号を入力とし、前記アドレス信号に対応したレベ
ルをトランジスタを介して出力する回路グループを有
し、分割した前記アドレス信号の各々の回路グループご
とにその出力を信号線に接続し、前記各信号線は半導体
集積回路内部で生成された制御信号があるレベルの状態
の期間には前記各々の回路グループごとに信号線を決ま
ったレベルに設定し、かつ前記制御信号が他のレベル状
態の期間には前記各々の回路グループの信号線のレベル
の入力して全アドレス信号の出力信号とする手段を備え
ていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307669A JP2600481B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307669A JP2600481B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04178994A JPH04178994A (ja) | 1992-06-25 |
| JP2600481B2 true JP2600481B2 (ja) | 1997-04-16 |
Family
ID=17971817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2307669A Expired - Lifetime JP2600481B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600481B2 (ja) |
-
1990
- 1990-11-14 JP JP2307669A patent/JP2600481B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04178994A (ja) | 1992-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4037089A (en) | Integrated programmable logic array | |
| US4442508A (en) | Storage cells for use in two conductor data column storage logic arrays | |
| US4959646A (en) | Dynamic PLA timing circuit | |
| US20010043084A1 (en) | Semiconductor integrated circuit apparatus | |
| EP0270219A2 (en) | Reduced parallel EXCLUSIVE OR and EXCLUSIVE NOR gate | |
| US4894559A (en) | Buffer circuit operable with reduced power consumption | |
| US3999081A (en) | Clock-controlled gate circuit | |
| EP0481698A2 (en) | Tri-state circuit | |
| JPS6365171B2 (ja) | ||
| US4081699A (en) | Depletion mode coupling device for a memory line driving circuit | |
| US4129793A (en) | High speed true/complement driver | |
| US5821794A (en) | Clock distribution architecture and method for high speed CPLDs | |
| JP2600481B2 (ja) | 半導体集積回路 | |
| EP0473409B1 (en) | BiCMOS logic circuit | |
| EP0507441A2 (en) | Counter circuit | |
| US4851716A (en) | Single plane dynamic decoder | |
| US4636657A (en) | High speed CMOS clock generator | |
| JPH0766669B2 (ja) | デコーダバッファ回路 | |
| EP0224841A2 (en) | Logic arithmetic circuit | |
| JP2561167B2 (ja) | バス回路 | |
| JP2690624B2 (ja) | バッファ回路 | |
| US4259595A (en) | Clocking system for MOS transistor logic circuit | |
| EP0034465B1 (en) | Address buffer circuit | |
| JP2570492B2 (ja) | 半導体回路 | |
| JPH06105875B2 (ja) | 半導体集積論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080129 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100129 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110129 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110129 Year of fee payment: 14 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110129 Year of fee payment: 14 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110129 Year of fee payment: 14 |