JPS6365171B2 - - Google Patents
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- JPS6365171B2 JPS6365171B2 JP56045051A JP4505181A JPS6365171B2 JP S6365171 B2 JPS6365171 B2 JP S6365171B2 JP 56045051 A JP56045051 A JP 56045051A JP 4505181 A JP4505181 A JP 4505181A JP S6365171 B2 JPS6365171 B2 JP S6365171B2
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- JP
- Japan
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- circuit
- signal
- transistors
- logic
- reset
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Links
- 238000010586 diagram Methods 0.000 description 7
- 230000003068 static effect Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Description
【発明の詳細な説明】
本発明は相補形MOS回路を用いたフリツプフ
ロツプ回路に関する。
ロツプ回路に関する。
フリツプフロツプ回路、例えば一般によく知ら
れているセツト・リセツト（Ｓ−Ｒ）型フリツプ
フロツプの論理図を第１図に示す。ここで、Ｓは
セツト信号、Ｒはリセツト信号、Ｑは状態信号で
セツトされたとき論理“１”になるリセツト出力
Ｑはセツト出力Ｑの反転した信号であるリセツト
出力である。
れているセツト・リセツト（Ｓ−Ｒ）型フリツプ
フロツプの論理図を第１図に示す。ここで、Ｓは
セツト信号、Ｒはリセツト信号、Ｑは状態信号で
セツトされたとき論理“１”になるリセツト出力
Ｑはセツト出力Ｑの反転した信号であるリセツト
出力である。
今、第２図に示すようにセツト信号Ｓ、リセツ
ト信号Ｒがそれぞれアンド回路１１，１２による
２つの信号φS・fS，φR・fRの論理積である場合を
考える。但し、信号φSとφRは同時に論理“１”
にならない信号で、かつ信号fS，fRは信号φS，φR
が論理“１”の間変化しない信号であるとする。
このような第２図の回路を相補形MOS（CMOS）
回路で実現する場合、従来第３図に示すようなト
ランジスタ接続によつて回路構成がなされてい
た。このCMOS回路はスタテイツク型回路に構
成されており、６個のＮチヤンネルMOSトラン
ジスタTr1〜Tr3，Tr7〜Tr9でドライバ側回路を
構成し、６個のＰチヤンネルMOSトランジスタ
Tr4〜Tr6，Tr10〜Tr12で負荷側回路をそれぞれ
構成するようになつている。
ト信号Ｒがそれぞれアンド回路１１，１２による
２つの信号φS・fS，φR・fRの論理積である場合を
考える。但し、信号φSとφRは同時に論理“１”
にならない信号で、かつ信号fS，fRは信号φS，φR
が論理“１”の間変化しない信号であるとする。
このような第２図の回路を相補形MOS（CMOS）
回路で実現する場合、従来第３図に示すようなト
ランジスタ接続によつて回路構成がなされてい
た。このCMOS回路はスタテイツク型回路に構
成されており、６個のＮチヤンネルMOSトラン
ジスタTr1〜Tr3，Tr7〜Tr9でドライバ側回路を
構成し、６個のＰチヤンネルMOSトランジスタ
Tr4〜Tr6，Tr10〜Tr12で負荷側回路をそれぞれ
構成するようになつている。
このようなCMOS回路を用いたフリツプフロ
ツプ回路では、第１図に示す様に入力数が１入力
のように少ない場合にはスタテイツクな回路で構
成しても回路素子数は少なく、ｎチヤンネル
MOSトランジスタのみで回路構成した場合と比
較しても占有面積はあまり違わない。しかし、入
力数が第２図に示すように多くなつてくると、ス
タテイツク回路でフリツプフロツプを構成すると
素子数が増し、ｎチヤンネルMOSトランジスタ
のみで回路構成した場合の２倍近い占有面積が必
要になる。つまり、複雑な入力条件の場合には、
従来のようにスタテイツク型で構成すると素子数
の増加により、集積度及び動作速度の低下と消費
電力の増大をもたらすという不都合があつた。
ツプ回路では、第１図に示す様に入力数が１入力
のように少ない場合にはスタテイツクな回路で構
成しても回路素子数は少なく、ｎチヤンネル
MOSトランジスタのみで回路構成した場合と比
較しても占有面積はあまり違わない。しかし、入
力数が第２図に示すように多くなつてくると、ス
タテイツク回路でフリツプフロツプを構成すると
素子数が増し、ｎチヤンネルMOSトランジスタ
のみで回路構成した場合の２倍近い占有面積が必
要になる。つまり、複雑な入力条件の場合には、
従来のようにスタテイツク型で構成すると素子数
の増加により、集積度及び動作速度の低下と消費
電力の増大をもたらすという不都合があつた。
本発明は上記の事情に鑑みてなされたもので、
入力が所定条件を満たす場合にダイナミツク型回
路技術を用いてCMOS回路でフリツプフロツプ
回路を構成することにより、複雑な入力条件の場
合でも素子数の減少を図つて占有面積を縮小し、
集積度及び動作速度の向上と消費電力の低下を図
り得るフリツプフロツプ回路を提供することを目
的とする。
入力が所定条件を満たす場合にダイナミツク型回
路技術を用いてCMOS回路でフリツプフロツプ
回路を構成することにより、複雑な入力条件の場
合でも素子数の減少を図つて占有面積を縮小し、
集積度及び動作速度の向上と消費電力の低下を図
り得るフリツプフロツプ回路を提供することを目
的とする。
以下、図面を参照して本発明の一実施例を説明
する。本発明を例えば前述した第２図の論理回路
で示す入力条件を持つフリツプフロツプ回路に適
用した場合、第４図に示すような回路として構成
できる。ここで、第１のセツト、リセツト信号
φS，φRは前述したように同時に論理“１”にな
らない信号とし、第２のセツト、リセツト信号
fS，fRは上記第１のセツト、リセツト信号φS，φR
が論理“１”の期間は変化しない信号とする。第
４図の回路において、CMOS回路は６個のｎチ
ヤンネルMOSトランジスタTr1〜Tr6でドライバ
側の回路を構成し、４個のＰチヤンネルMOSト
ランジスタTr7〜Tr10で負荷側の回路を構成して
いる。すなわち、第１のCMOS回路２０では、
上記トランジスタTr1，Tr2，Tr7，Tr8が電源
VDDと接地端との間に順次直列接続され、トラン
ジスタTr1，Tr8のゲートには前記第１のセツト
信号φSが、トランジスタTr2のゲートには前記第
２のセツト信号fSがそれぞれ供給されるようにな
つている。同様に第２のCMOS回路２１では、
トランジスタTr4，Tr5，Tr9，Tr10が電源VDDと
接地端との間に順次直列接続され、トランジスタ
Tr4，Tr10のゲートには前記第１のリセツト信号
φRが、トランジスタTr5のゲートには第２のリセ
ツト信号fRがそれぞれ供給されるようになつてい
る。さらに、第１のCMOS回路２０において、
トランジスタTr3のソースは接地端に、ドレイン
はトランジスタTr2のドレインにそれぞれ接続さ
れ、第２のCMOS回路２１において、トランジ
スタTr6のソースは接地端に、ドレインはトラン
ジスタTr5のドレインそれぞれ接続されている。
上記トランジスタTr2，Tr3の接続点、すなわち
リセツト出力端は第２のCMOS回路２１のト
ランジスタTr6，Tr9のゲートに共通に接続され、
前記トランジスタTr5，Tr6の接続点、すなわち
セツト出力端Ｑは第１のCMOS回路２０のトラ
ンジスタTr3，Tr7のゲートに共通接続された構
成となつている。この回路は第３図に示す従来回
路に比べて２個の素子数を減少させていることが
わかる。
する。本発明を例えば前述した第２図の論理回路
で示す入力条件を持つフリツプフロツプ回路に適
用した場合、第４図に示すような回路として構成
できる。ここで、第１のセツト、リセツト信号
φS，φRは前述したように同時に論理“１”にな
らない信号とし、第２のセツト、リセツト信号
fS，fRは上記第１のセツト、リセツト信号φS，φR
が論理“１”の期間は変化しない信号とする。第
４図の回路において、CMOS回路は６個のｎチ
ヤンネルMOSトランジスタTr1〜Tr6でドライバ
側の回路を構成し、４個のＰチヤンネルMOSト
ランジスタTr7〜Tr10で負荷側の回路を構成して
いる。すなわち、第１のCMOS回路２０では、
上記トランジスタTr1，Tr2，Tr7，Tr8が電源
VDDと接地端との間に順次直列接続され、トラン
ジスタTr1，Tr8のゲートには前記第１のセツト
信号φSが、トランジスタTr2のゲートには前記第
２のセツト信号fSがそれぞれ供給されるようにな
つている。同様に第２のCMOS回路２１では、
トランジスタTr4，Tr5，Tr9，Tr10が電源VDDと
接地端との間に順次直列接続され、トランジスタ
Tr4，Tr10のゲートには前記第１のリセツト信号
φRが、トランジスタTr5のゲートには第２のリセ
ツト信号fRがそれぞれ供給されるようになつてい
る。さらに、第１のCMOS回路２０において、
トランジスタTr3のソースは接地端に、ドレイン
はトランジスタTr2のドレインにそれぞれ接続さ
れ、第２のCMOS回路２１において、トランジ
スタTr6のソースは接地端に、ドレインはトラン
ジスタTr5のドレインそれぞれ接続されている。
上記トランジスタTr2，Tr3の接続点、すなわち
リセツト出力端は第２のCMOS回路２１のト
ランジスタTr6，Tr9のゲートに共通に接続され、
前記トランジスタTr5，Tr6の接続点、すなわち
セツト出力端Ｑは第１のCMOS回路２０のトラ
ンジスタTr3，Tr7のゲートに共通接続された構
成となつている。この回路は第３図に示す従来回
路に比べて２個の素子数を減少させていることが
わかる。
次に、上記のように構成されたフリツプフロツ
ク回路の動作を第５図のタイムチヤートを参照し
て説明する。第５図ｂに示す第１のセツト信号φS
が“０”レベルから“１”レベルに変化する時点
では、セツト出力端Ｑが論理“１”（Ｑ＝“１”）
の場合、第２のセツト信号fSの値にかかわりな
く、トランジスタTr3がオンであるのでリセツト
出力端は＝“０”であり、状態は変化しない。
逆に、セツト出力端Ｑが論理“０”（Ｑ＝“０”）
の場合、第２のセツト信号fSが“１”レベルであ
ればトランジスタTr1，Tr2が導通し、リセツト
出力端は論理“１”から“０”に変化し、その
結果トランジスタTr9，Tr10が導通するので、リ
セツト出力端Ｑは論理“０”から“１”に変化し
てフリツプフロツプのセツト動作が行なわれる。
また、上記＝“１”の場合に第２のセツト信号
fSが“０”レベルであれば、第５図ｂに示す第１
のセツト信号φSが論理“１”の間トランジスタ
Tr3，Tr2，Tr8がオフとなつて、リセツト出力端
Ｑは“１”レベルの値をダイナミツクに保持する
ので状態は保持される。
ク回路の動作を第５図のタイムチヤートを参照し
て説明する。第５図ｂに示す第１のセツト信号φS
が“０”レベルから“１”レベルに変化する時点
では、セツト出力端Ｑが論理“１”（Ｑ＝“１”）
の場合、第２のセツト信号fSの値にかかわりな
く、トランジスタTr3がオンであるのでリセツト
出力端は＝“０”であり、状態は変化しない。
逆に、セツト出力端Ｑが論理“０”（Ｑ＝“０”）
の場合、第２のセツト信号fSが“１”レベルであ
ればトランジスタTr1，Tr2が導通し、リセツト
出力端は論理“１”から“０”に変化し、その
結果トランジスタTr9，Tr10が導通するので、リ
セツト出力端Ｑは論理“０”から“１”に変化し
てフリツプフロツプのセツト動作が行なわれる。
また、上記＝“１”の場合に第２のセツト信号
fSが“０”レベルであれば、第５図ｂに示す第１
のセツト信号φSが論理“１”の間トランジスタ
Tr3，Tr2，Tr8がオフとなつて、リセツト出力端
Ｑは“１”レベルの値をダイナミツクに保持する
ので状態は保持される。
なお、リセツトの場合の動作は上述したセツト
の場合と同様であるのでその説明は省略する。
の場合と同様であるのでその説明は省略する。
また、第５図ａに示す第２のセツト、リセツト
信号fS，fRが共に論理“１”（fS＝fR＝“１”）であ
れば、第４図の回路は第１図の回路と等価にな
る。つまり第４図において、トランジスタTr2，
Tr5はオンであるので、このトランジスタTr2，
Tr5は無視できる。さらに、第２のセツト信号fS
が論理“０”（fS＝“０”）の場合、第５図ｂに示
すように第１のセツト信号φSが論理“０”から
“１”に変化するとトランジスタTr2，Tr8はオフ
となり、リセツト出力端はダイナミツクに電荷
を保持することになる。同様に、第２のリセツト
信号fRが論理“０”（fR＝“０”）の場合、第１の
リセツト信号φRが第５図ｃに示すように論理
“０”から“１”になるとトランジスタTr5，
Tr10はオフとなり、セツト出力端Ｑはダイナミ
ツク電荷を保持することになる。
信号fS，fRが共に論理“１”（fS＝fR＝“１”）であ
れば、第４図の回路は第１図の回路と等価にな
る。つまり第４図において、トランジスタTr2，
Tr5はオンであるので、このトランジスタTr2，
Tr5は無視できる。さらに、第２のセツト信号fS
が論理“０”（fS＝“０”）の場合、第５図ｂに示
すように第１のセツト信号φSが論理“０”から
“１”に変化するとトランジスタTr2，Tr8はオフ
となり、リセツト出力端はダイナミツクに電荷
を保持することになる。同様に、第２のリセツト
信号fRが論理“０”（fR＝“０”）の場合、第１の
リセツト信号φRが第５図ｃに示すように論理
“０”から“１”になるとトランジスタTr5，
Tr10はオフとなり、セツト出力端Ｑはダイナミ
ツク電荷を保持することになる。
上記第２のセツト、リセツト信号fS，fRのタイ
ミングが第６図の様にそれぞれ対応して信号φS，
φRの論理“１”期間にのみ論理“１”に変化す
る場合にも第４図の回路は正しく動作する。な
お、この場合もセツト動作のみを説明する。ま
ず、セツト出力端Ｑが論理レベル“１”（Ｑ＝
“１”）の場合、トランジスタTr3はオンであり、
セツト出力端は第２のセツト信号fSの変化に関
係なくリセツト出力端は論理“０”であり、フ
リツプフロツプの状態は変化しない。第６図ｂに
示すように第１のセツト信号φSが論理“０”から
“１”に変化しても、第２のセツト信号fSは最初
第６図ａに示すように論理“０”であるから、リ
セツト出力端はダイナミツクに電荷を保持す
る。第２のセツト信号fSが第６図ａに示すように
論理“０”から“１”に変化すれば、リセツト出
力端の電荷はトランジスタTr2，Tr1を介して
アースに放電される。リセツトについても同様で
ある。いずれのタイミングにおいても、第１のセ
ツト、リセツト信号φS，φRが入力されるトラン
ジスタはアースに最も近いトランジスタでなけれ
ばならない。これは、逆にすると第２のセツト信
号fSが“０”あるいは第２のリセツト信号fRが
“０”のとき、第１のセツト、リセツト信号φS，
φRが論理“０”から“１”に変化するとセツト、
リセツト出力端Ｑ，に蓄えられた電荷が減少す
るからである。
ミングが第６図の様にそれぞれ対応して信号φS，
φRの論理“１”期間にのみ論理“１”に変化す
る場合にも第４図の回路は正しく動作する。な
お、この場合もセツト動作のみを説明する。ま
ず、セツト出力端Ｑが論理レベル“１”（Ｑ＝
“１”）の場合、トランジスタTr3はオンであり、
セツト出力端は第２のセツト信号fSの変化に関
係なくリセツト出力端は論理“０”であり、フ
リツプフロツプの状態は変化しない。第６図ｂに
示すように第１のセツト信号φSが論理“０”から
“１”に変化しても、第２のセツト信号fSは最初
第６図ａに示すように論理“０”であるから、リ
セツト出力端はダイナミツクに電荷を保持す
る。第２のセツト信号fSが第６図ａに示すように
論理“０”から“１”に変化すれば、リセツト出
力端の電荷はトランジスタTr2，Tr1を介して
アースに放電される。リセツトについても同様で
ある。いずれのタイミングにおいても、第１のセ
ツト、リセツト信号φS，φRが入力されるトラン
ジスタはアースに最も近いトランジスタでなけれ
ばならない。これは、逆にすると第２のセツト信
号fSが“０”あるいは第２のリセツト信号fRが
“０”のとき、第１のセツト、リセツト信号φS，
φRが論理“０”から“１”に変化するとセツト、
リセツト出力端Ｑ，に蓄えられた電荷が減少す
るからである。
第７図は本発明の他の実施例を示し、この場合
には第２のセツト、リセツト信号fS，fRが単独の
入力信号でなく、複数の入力条件信号によつて構
成される場合の論理回路を示している。すなわ
ち、第２のセツト信号fSは信号Ａ，Ｂを受けるオ
ア回路２２の出力であり、第２のリセツト信号fS
は信号Ｃ，Ｄ，Ｅ，Ｆを受けてアンド回路２３，
２４、オア回路２５により合成される出力であ
る。このように第２のセツト、リセツト信号fS，
fRがどのような複雑な論理によつて構成されてい
ても、第２のセツト、リセツト信号fS，fR、第１
のセツト、リセツト信号φS，φRが前述した関係
を満たし、第５図もしくは第６図に示すタイミン
グであるとすれば、論理回路はドライバ側だけで
構成し、負荷側は第１のセツト、リセツト信号
φS，φRをセツト、リセツト信号Ｓ，Ｒとするこ
とができる。第７図の論理回路をCMOS回路で
構成する場合、第８図に示すようにトランジスタ
Tr2にトランジスタTr11をオア接続し、トランジ
スタTr5にトランジスタTr12をアンド接続し、こ
れらにトランジスタTr13，Tr14のアンド接続を
オア接続すればよい。この第８図の回路によれ
ば、入力条件が複雑であるにもかかわらず、従来
に比べてトランジスタの素子数を大幅に減少させ
ることができ、もつて占有面積を減少させること
ができる。
には第２のセツト、リセツト信号fS，fRが単独の
入力信号でなく、複数の入力条件信号によつて構
成される場合の論理回路を示している。すなわ
ち、第２のセツト信号fSは信号Ａ，Ｂを受けるオ
ア回路２２の出力であり、第２のリセツト信号fS
は信号Ｃ，Ｄ，Ｅ，Ｆを受けてアンド回路２３，
２４、オア回路２５により合成される出力であ
る。このように第２のセツト、リセツト信号fS，
fRがどのような複雑な論理によつて構成されてい
ても、第２のセツト、リセツト信号fS，fR、第１
のセツト、リセツト信号φS，φRが前述した関係
を満たし、第５図もしくは第６図に示すタイミン
グであるとすれば、論理回路はドライバ側だけで
構成し、負荷側は第１のセツト、リセツト信号
φS，φRをセツト、リセツト信号Ｓ，Ｒとするこ
とができる。第７図の論理回路をCMOS回路で
構成する場合、第８図に示すようにトランジスタ
Tr2にトランジスタTr11をオア接続し、トランジ
スタTr5にトランジスタTr12をアンド接続し、こ
れらにトランジスタTr13，Tr14のアンド接続を
オア接続すればよい。この第８図の回路によれ
ば、入力条件が複雑であるにもかかわらず、従来
に比べてトランジスタの素子数を大幅に減少させ
ることができ、もつて占有面積を減少させること
ができる。
以上説明したように本発明のフリツプフロツプ
回路によれば、入力が所定条件を満足する場合に
はダイナミツク型CMOS回路で実現することに
よつて、複雑な入力条件に対しても素子数を減少
させることができ、その結果パターン面積の縮小
による集積度の向上と寄生容量の減少による動作
速度の向上及び消費電力の低下を図ることができ
る。
回路によれば、入力が所定条件を満足する場合に
はダイナミツク型CMOS回路で実現することに
よつて、複雑な入力条件に対しても素子数を減少
させることができ、その結果パターン面積の縮小
による集積度の向上と寄生容量の減少による動作
速度の向上及び消費電力の低下を図ることができ
る。
第１図は一般的なＳ−Ｒ型フリツプフロツプ回
路の論理図、第２図は入力条件の複残なＳ−Ｒ型
フリツプフロツプ回路の論理図、第３図は第２図
の回路をCMOS回路で具体化した従来の回路構
成図、第４図は本発明の一実施例に係り第２図の
回路を具体化したフリツプフロツプ回路構成図、
第５図及び第６図は第４図の回路動作を説明する
ためのタイムチヤート、第７図は本発明の他の実
施例に係るＲ−Ｓ型フリツプフロツプ回路の論理
図、第８図は第７図の論理回路図の具体的回路構
成図である。 ２０……第１のCMOS回路、２１……第２の
CMOS回路、２２，２５……オア回路、２３，
２４……アンド回路、Tr1〜Tr14……MOSトラ
ンジスタ、VDD，VCC……電源、Ｓ……セツト信
号、Ｒ……リセツト信号、φS……第１のセツト信
号、φR……第１のリセツト信号、fS……第２のセ
ツト信号、fR……第２のリセツト信号。
路の論理図、第２図は入力条件の複残なＳ−Ｒ型
フリツプフロツプ回路の論理図、第３図は第２図
の回路をCMOS回路で具体化した従来の回路構
成図、第４図は本発明の一実施例に係り第２図の
回路を具体化したフリツプフロツプ回路構成図、
第５図及び第６図は第４図の回路動作を説明する
ためのタイムチヤート、第７図は本発明の他の実
施例に係るＲ−Ｓ型フリツプフロツプ回路の論理
図、第８図は第７図の論理回路図の具体的回路構
成図である。 ２０……第１のCMOS回路、２１……第２の
CMOS回路、２２，２５……オア回路、２３，
２４……アンド回路、Tr1〜Tr14……MOSトラ
ンジスタ、VDD，VCC……電源、Ｓ……セツト信
号、Ｒ……リセツト信号、φS……第１のセツト信
号、φR……第１のリセツト信号、fS……第２のセ
ツト信号、fR……第２のリセツト信号。
Claims (1)
- 【特許請求の範囲】 １ 第１の電源電位供給端子と信号出力端子間に
直列に挿入される第１導電型の第１および第２の
トランジスタと、前記信号出力端子と第２の電源
電位供給端子間に直列に挿入される第２導電型の
第３および第４のトランジスタと、前記信号出力
端子と前記第２の電源電位供給端子間に挿入され
る第２導電型の第５のトランジスタと、前記第１
の電源電位供給端子と反転信号出力端子間に直列
に挿入される第１導電型の第６および第７のトラ
ンジスタと、前記反転信号出力端子と前記第２の
電源電位供給端子間に直列に挿入される第２導電
型の第８および第９のトランジスタと、前記反転
信号出力端子と前記第２の電源電位供給端子間に
挿入される第２導電型の第10のトランジスタとを
具備し、 第１のセツト信号φSが前記第１および第４のト
ランジスタのゲートに供給され、第１のリセツト
信号φRが前記第６および第９のトランジスタの
ゲートに供給され、第２のセツト信号fSが前記第
３のトランジスタのゲートに供給され、第２のリ
セツト信号fRが前記第８のトランジスタのゲート
に供給され、前記第２および第５のトランジスタ
のゲートが前記反転信号出力端子に共通接続さ
れ、前記第７および第10のトランジスタのゲート
が前記信号出力端子に共通接続され、前記第１の
セツト信号φSと前記第１のリセツト信号φRとは
同時に“１”にならない信号であり、前記第２の
セツト信号fSおよび第２のリセツト信号fRはそれ
ぞれ前記第１のセツト信号φSおよび第１のリセツ
ト信号φRが論理“１”の間変化しないか論理
“１”の間のみ論理“１”となる信号であること
を特徴とするフリツプフロツプ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56045051A JPS57160213A (en) | 1981-03-27 | 1981-03-27 | Flip-flop circuit |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP56045051A JPS57160213A (en) | 1981-03-27 | 1981-03-27 | Flip-flop circuit |
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Family
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Family Applications (1)
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