JPH03219717A - 同期型ｒｓフリップフロップ回路 - Google Patents
同期型ｒｓフリップフロップ回路Info
- Publication number
- JPH03219717A JPH03219717A JP2299342A JP29934290A JPH03219717A JP H03219717 A JPH03219717 A JP H03219717A JP 2299342 A JP2299342 A JP 2299342A JP 29934290 A JP29934290 A JP 29934290A JP H03219717 A JPH03219717 A JP H03219717A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- signal
- mos transistor
- conductivity type
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002131 composite material Substances 0.000 claims abstract description 28
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 101150034533 ATIC gene Proteins 0.000 description 1
- 101150114751 SEM1 gene Proteins 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期型リセット・セット・フリップフロップ回
路（以下Ｒ３Ｔフリップフロップ回路と記す）、特にＣ
Ｍ ＯＳ （Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ
０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）で構成さ
れるトランジスタから成るＲ３Ｔフリップフロップ回路
に関する。
路（以下Ｒ３Ｔフリップフロップ回路と記す）、特にＣ
Ｍ ＯＳ （Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ
０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）で構成さ
れるトランジスタから成るＲ３Ｔフリップフロップ回路
に関する。
フリップフロップ回路は、ディジタル回路において記憶
と計数の動作を行い、カウンタ、記憶回路、シフトレジ
スタ等に利用されている。なかでも、Ｒ３７９１１７０
７１回路は最も基本的なフリップフロ７１回路であり、
インバータ２段で正帰還閉ループを形成する。各インバ
ータ間の結合は、いずれも直流結合になっており、回路
全体として常に直流的な安定点をもっていることに特徴
がある。
と計数の動作を行い、カウンタ、記憶回路、シフトレジ
スタ等に利用されている。なかでも、Ｒ３７９１１７０
７１回路は最も基本的なフリップフロ７１回路であり、
インバータ２段で正帰還閉ループを形成する。各インバ
ータ間の結合は、いずれも直流結合になっており、回路
全体として常に直流的な安定点をもっていることに特徴
がある。
しかし、セット信号とリセット信号の同時入力は出力が
不安定となるため禁じられている。そこで、セット信号
とリセット信号が過度的に同時に入力しても回路動作の
安定を図るべく同期信号に応答してセット信号もしくは
リセ・ント信号を有効化するＲ３Ｔフリップフロップ回
路か考案された。
不安定となるため禁じられている。そこで、セット信号
とリセット信号が過度的に同時に入力しても回路動作の
安定を図るべく同期信号に応答してセット信号もしくは
リセ・ント信号を有効化するＲ３Ｔフリップフロップ回
路か考案された。
ところで、ＣＭｏ３はＰチャンネルＭＯＳとＮチャンネ
ルＭｏ３との併用により、消費電力を軽減するのに有効
な回路素子として知られており、ＣＭｏ３でＲ３７９１
１７０７１回路を構成することもできる。
ルＭｏ３との併用により、消費電力を軽減するのに有効
な回路素子として知られており、ＣＭｏ３でＲ３７９１
１７０７１回路を構成することもできる。
第６図および第７図は、従来のこの種のＲ３Ｔフリップ
フロップ回路の例を示す。
フロップ回路の例を示す。
第６図および第７図を参照すると、従来のＲ３Ｔフリッ
プフロップ回路は４つのＮＡＮＤゲート１４．１５．１
６および１７を備え、各ＮＡＮＤゲートはＮチャンネル
ＭＯＳ構成の第１トランジスタＱＮ１３ 、 ＱＮ１５
、 ＱＮ＋７またはＱＮ１９と第２トランジスタＱＮ
１４ 、 ＱＮ１６ ＋ ＱＮｌｇまたはＱＮ２０を出
力端子と接地との間で直列接続し、ＰチャンネルＭＯＳ
構成の第３トランジスタＱＰＩ３ＱＰ１５ 、 ＱＰ１
７またはＱＰ１９と第４トランジスタＱＰ１４ ＋ Ｑ
Ｐ１６ 、 ＱｐｌｓまたはＱＰ２０を電源と出万端子
との間で並列接続して構成している。セット側で２段の
ＮＡＮＤゲート１４．１５を直接結合し、リセット側で
も２段のＮＡＮＤゲート１６゜１７を直結している。
プフロップ回路は４つのＮＡＮＤゲート１４．１５．１
６および１７を備え、各ＮＡＮＤゲートはＮチャンネル
ＭＯＳ構成の第１トランジスタＱＮ１３ 、 ＱＮ１５
、 ＱＮ＋７またはＱＮ１９と第２トランジスタＱＮ
１４ 、 ＱＮ１６ ＋ ＱＮｌｇまたはＱＮ２０を出
力端子と接地との間で直列接続し、ＰチャンネルＭＯＳ
構成の第３トランジスタＱＰＩ３ＱＰ１５ 、 ＱＰ１
７またはＱＰ１９と第４トランジスタＱＰ１４ ＋ Ｑ
Ｐ１６ 、 ＱｐｌｓまたはＱＰ２０を電源と出万端子
との間で並列接続して構成している。セット側で２段の
ＮＡＮＤゲート１４．１５を直接結合し、リセット側で
も２段のＮＡＮＤゲート１６゜１７を直結している。
第１段の第１トランジスタＱｐｉ１３． ＱＮ１７およ
び第３トランジスタＱＰ１３ 、 ＱＰ１７はセット信
号Ｓもしくはリセット信号Ｒ１第１段の第２トランジス
タＱＮ１４ 、 ＱＮ１８および第４トランジスタＱＰ
Ｉ４ 、 Ｑｐｌｓは同期信号ＣＫ、第２段の第２トラ
ンジスタＱＮ＋６ 、 ＱＮ２０および第３トランジス
タＱＰ１５ ＋ ＱＰ１９は第１段の出力信号、第２段
の第１トランジスタＱＮ＋５ 、 ＱＮ１９および第４
トランジスタＱＰ１６ 、 ＱＰ２０は相手側、つまり
セット側はリセット側、リセット側はセット側の第２段
の出力信号をそれぞれ入力とする。セット側の第２段の
出力信号Ｑが回路全体としての出力信号、リセット側の
第２段の出力信号Ｐが回路全体としての出力信号の否定
信号である。この回路の動作は先に述べたとおりである
。
び第３トランジスタＱＰ１３ 、 ＱＰ１７はセット信
号Ｓもしくはリセット信号Ｒ１第１段の第２トランジス
タＱＮ１４ 、 ＱＮ１８および第４トランジスタＱＰ
Ｉ４ 、 Ｑｐｌｓは同期信号ＣＫ、第２段の第２トラ
ンジスタＱＮ＋６ 、 ＱＮ２０および第３トランジス
タＱＰ１５ ＋ ＱＰ１９は第１段の出力信号、第２段
の第１トランジスタＱＮ＋５ 、 ＱＮ１９および第４
トランジスタＱＰ１６ 、 ＱＰ２０は相手側、つまり
セット側はリセット側、リセット側はセット側の第２段
の出力信号をそれぞれ入力とする。セット側の第２段の
出力信号Ｑが回路全体としての出力信号、リセット側の
第２段の出力信号Ｐが回路全体としての出力信号の否定
信号である。この回路の動作は先に述べたとおりである
。
第８図はこのようなＲ３Ｔフリップフロップ回路をＳ
ＲＡ Ｍ （Ｓｔ、ａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ＞のデータ読出し回路に使用した例
を示す。
ＲＡ Ｍ （Ｓｔ、ａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ＞のデータ読出し回路に使用した例
を示す。
第８図においては、第６図、第７図のセット信号Ｓとリ
セット信号Ｒはデイジットラインの信号り、Ｅとして、
また同期信号ＣＫはイネーブル信号ＥＮとして使用され
ている。ＣＭＯＳのインバータ回路２３．２４と、Ｎチ
ャンネル型ＭＯＳトランジスタ２５．２６とによって、
１ビツトのメモリセルが構成されている。
セット信号Ｒはデイジットラインの信号り、Ｅとして、
また同期信号ＣＫはイネーブル信号ＥＮとして使用され
ている。ＣＭＯＳのインバータ回路２３．２４と、Ｎチ
ャンネル型ＭＯＳトランジスタ２５．２６とによって、
１ビツトのメモリセルが構成されている。
Ｎチャンネル型ＭＯＳ）−ランジスタ２５，２６は、ト
ランスファーゲートとして働き、ゲートへの入力信号Ａ
が、“”１”（ハイレベル）の時にメモリセルのデータ
がデイジットラインの信号り。
ランスファーゲートとして働き、ゲートへの入力信号Ａ
が、“”１”（ハイレベル）の時にメモリセルのデータ
がデイジットラインの信号り。
Ｅにそれぞれ出力される。一方、ＮＡＮＤゲート１４．
１５．１６および１７は、デイジットラインの信号り、
Ｅに出力された信号をセンスしてラッチする。
１５．１６および１７は、デイジットラインの信号り、
Ｅに出力された信号をセンスしてラッチする。
ところで、メモリセルのトランスファーゲートはエンハ
ンスメントのＮチャンネル型ＭＯ８トランジスタ２５．
２６で構成されているので、デイジットラインの信号り
、Ｅの１′”の信号のレベルは、電源電圧ＶＤＤまで上
昇せず、電源電圧ＶｐＯより、そのトランジスタのしき
い値ＶＴ程度だけ低い。一般に、Ｎチャンネル型ＭＯ８
トランジスタのしきい値Ｖｔは、約０．８Ｖ及至１．０
■程度で、電源電圧ＶＤＤは５■であるから、デイジッ
トラインの°′１′°１′°、約４Ｖ程度までしか上昇
しないことになる。
ンスメントのＮチャンネル型ＭＯ８トランジスタ２５．
２６で構成されているので、デイジットラインの信号り
、Ｅの１′”の信号のレベルは、電源電圧ＶＤＤまで上
昇せず、電源電圧ＶｐＯより、そのトランジスタのしき
い値ＶＴ程度だけ低い。一般に、Ｎチャンネル型ＭＯ８
トランジスタのしきい値Ｖｔは、約０．８Ｖ及至１．０
■程度で、電源電圧ＶＤＤは５■であるから、デイジッ
トラインの°′１′°１′°、約４Ｖ程度までしか上昇
しないことになる。
このような使用例において、第６図の回路で、セット信
号Ｓに゛１″レベル、リセット信号Ｒに“０″レベル、
同期信号ＣＫに“１″レベルを与えた場合を考えると、
ＮＡＮＤゲート１４の出力は’Ｏ” ＮＡＮＤゲート
１５の出力は１”°レベルとなるが、セット信号Ｓは“
１”レベルといっても約４Ｖ程度になるので、Ｐチャン
ネル型ＭＯＳトランジスタＱｐ□３は、完全なオフ状態
とはならない。
号Ｓに゛１″レベル、リセット信号Ｒに“０″レベル、
同期信号ＣＫに“１″レベルを与えた場合を考えると、
ＮＡＮＤゲート１４の出力は’Ｏ” ＮＡＮＤゲート
１５の出力は１”°レベルとなるが、セット信号Ｓは“
１”レベルといっても約４Ｖ程度になるので、Ｐチャン
ネル型ＭＯＳトランジスタＱｐ□３は、完全なオフ状態
とはならない。
上述した従来のＲ８Ｔフリップフロップ回路では、同期
信号が“１′′になると第１段の第２トランジスタはオ
ン、第４トランジスタはオフとなる。
信号が“１′′になると第１段の第２トランジスタはオ
ン、第４トランジスタはオフとなる。
そして、セット信号とリセット信号のうち“１″′にな
った側の第１トランジスタはオン、第３トランジスタは
オフとなり、“０′°になった側の第１トランジスタは
オフ、第３トランジスタはオンとなる。同期信号が０′
°の場合には第２トランジスタはオフ、第４トランジス
タはオンとなる。
った側の第１トランジスタはオン、第３トランジスタは
オフとなり、“０′°になった側の第１トランジスタは
オフ、第３トランジスタはオンとなる。同期信号が０′
°の場合には第２トランジスタはオフ、第４トランジス
タはオンとなる。
従って、いずれの場合においても、第１トランジスタお
よび第２トランジスタがオンで、かつ第３トランジスタ
または第４トランジスタのいずれかがオンとなる状態は
現出し得ないから、電源から接地への電流は流れない筈
である。
よび第２トランジスタがオンで、かつ第３トランジスタ
または第４トランジスタのいずれかがオンとなる状態は
現出し得ないから、電源から接地への電流は流れない筈
である。
しかるに、セット信号またはリセット信号として、たと
えば半導体メモリの読出しデイジット線上の信号が使用
された場合のように、” １ ”信号が充分なレベルで
ない場合がある。このような事態は、メモリセルのトラ
ンスファーゲートにエンハンスメント型ＭＯ６を使用し
たとき起きる。かかる使用例においては、入力が“１”
のときオフである筈の第３トランジスタが完全にオフと
ならないため、電源から接地に数マイクロアンペアのリ
ーク電流が流れる。この結果、スタンバイ電流かほとん
どゼロというＣＭＯＳの特長が発揮できないことになる
。
えば半導体メモリの読出しデイジット線上の信号が使用
された場合のように、” １ ”信号が充分なレベルで
ない場合がある。このような事態は、メモリセルのトラ
ンスファーゲートにエンハンスメント型ＭＯ６を使用し
たとき起きる。かかる使用例においては、入力が“１”
のときオフである筈の第３トランジスタが完全にオフと
ならないため、電源から接地に数マイクロアンペアのリ
ーク電流が流れる。この結果、スタンバイ電流かほとん
どゼロというＣＭＯＳの特長が発揮できないことになる
。
本発明の目的は、リーク電流が流れなくなるようにした
Ｒ３Ｔフリップフロップ回路を提供することである。
Ｒ３Ｔフリップフロップ回路を提供することである。
第１の本発明のＲ３Ｔフリップフロップ回路は、第１導
電型ＭＯＳで構成され、それぞれはセット信号（リセッ
ト信号）、同期信号、出力信号（否定出力信号）を入力
とする第１トランジスタ、第２トランジスタ、第３トラ
ンジスタと、第２導電型ＭＯ８で構成され、それぞれは
前記セット信号（リセット信号）、同期信号、出力信号
（否定出力信号）を入力とする第４トランジスタ、第５
トランジスタ、第６トランジスタとを有し、 前記第１トランジスタと前記第２トランジスタとが接地
もしくは電源と否定出力端子（出力端子）との間で直列
接続され、 前記第３トランジスタが前記接地もしくは電源と否定出
力端子（出力端子〉との間に接続され、前記第４トラン
ジスタと前記第５トランジスタとがそれぞれのソースを
電源もしくは接地に接続して並列接続され、 前記第６トランジスタが前記否定出力端子（出力端子）
と前記第４トランジスタおよび前記第５トランジスタの
ドレインとの間に挿入されたことを特徴とする。
電型ＭＯＳで構成され、それぞれはセット信号（リセッ
ト信号）、同期信号、出力信号（否定出力信号）を入力
とする第１トランジスタ、第２トランジスタ、第３トラ
ンジスタと、第２導電型ＭＯ８で構成され、それぞれは
前記セット信号（リセット信号）、同期信号、出力信号
（否定出力信号）を入力とする第４トランジスタ、第５
トランジスタ、第６トランジスタとを有し、 前記第１トランジスタと前記第２トランジスタとが接地
もしくは電源と否定出力端子（出力端子）との間で直列
接続され、 前記第３トランジスタが前記接地もしくは電源と否定出
力端子（出力端子〉との間に接続され、前記第４トラン
ジスタと前記第５トランジスタとがそれぞれのソースを
電源もしくは接地に接続して並列接続され、 前記第６トランジスタが前記否定出力端子（出力端子）
と前記第４トランジスタおよび前記第５トランジスタの
ドレインとの間に挿入されたことを特徴とする。
第２の本発明のＲＳＴフリップフロップ回路は、第１お
よび第２の信号入力端子と、第１および第２の信号出力
端子と、制御信号端子と、電源の一端および他端にそれ
ぞれ接続される第１および第２の電源端子と、第１およ
び第２の複合ゲート回路とを含み、 前記第１の複合ゲート回路はゲートが共通に前記第１の
信号入力端子に接続された第１導電型の第１のＭＯＳト
ランジスタおよび第２導電型の第２のＭＯＳトランジス
タと、ゲートが共通に前記第２の信号出力端子に接続さ
れた前記第１導電型の第３のＭＯＳトランジスタおよび
前記第２導電型の第４のＭＯＳトランジスタと、ゲート
が共通に前記制御信号端子に接続された前記第１導電型
の第５のＭＯＳトランジスタおよび第２の導電型の第６
のＭＯＳトランジスタとを有し、前記第１のＭＯＳトラ
ンジスタおよび前記第５のＭＯＳトランジスタは並列に
接続されて前記第１の電源端子と前記第１の信号出力端
子との間に前記第３のＭＯＳトランジスタと直列に接続
され、前記第２のＭＯＳトランジスタと前記第６のＭＯ
Ｓトランジスタとは前記第１の信号出力端子と前記第２
の電源端子との間に直列に接続されて、前記第４のＭＯ
Ｓトランジスタは前記第１の信号出力端子と前記第２の
電源端子との間に接続され、 前記第２の複合ゲート回路はゲートが共通に前記第２の
信号入力端子に接続された第１導電型の第７のＭＯＳト
ランジスタおよび第２導電型の第８のＭＯＳ）−ランジ
スタと、ゲートが共通に前記第１の信号出力端子に接続
された前記第１導電型の第９のＭＯＳ）−ランジスタお
よび前記第２導電型の第１０のＭＯＳトランジスタと、
ゲートが共通に前記制御信号端子に接続された前記第１
導電型の第１１のＭＯＳトランジスタおよび前記第２導
電型の第１２のＭＯＳトランジスタとを有し、 前記第７のＭＯＳトランジスタおよび前記第１１のＭＯ
Ｓトランジスタは並列に接続されて前記第１の電源端子
と前記第２の信号出力端子との間に前記第９のＭＯＳト
ランジスタと直列に接続され、前記第８のＭＯＳ）−ラ
ンジスタと前記第１２のＭＯＳトランジスタとは前記第
２の信号出力端子と前記第２の電源端子との間に直列に
接続され、前記第１０のＭＯＳ）−ランジスタは前記第
２の信号出力端子と前記第２の電源端子との間に接続さ
れたことを特徴とする。
よび第２の信号入力端子と、第１および第２の信号出力
端子と、制御信号端子と、電源の一端および他端にそれ
ぞれ接続される第１および第２の電源端子と、第１およ
び第２の複合ゲート回路とを含み、 前記第１の複合ゲート回路はゲートが共通に前記第１の
信号入力端子に接続された第１導電型の第１のＭＯＳト
ランジスタおよび第２導電型の第２のＭＯＳトランジス
タと、ゲートが共通に前記第２の信号出力端子に接続さ
れた前記第１導電型の第３のＭＯＳトランジスタおよび
前記第２導電型の第４のＭＯＳトランジスタと、ゲート
が共通に前記制御信号端子に接続された前記第１導電型
の第５のＭＯＳトランジスタおよび第２の導電型の第６
のＭＯＳトランジスタとを有し、前記第１のＭＯＳトラ
ンジスタおよび前記第５のＭＯＳトランジスタは並列に
接続されて前記第１の電源端子と前記第１の信号出力端
子との間に前記第３のＭＯＳトランジスタと直列に接続
され、前記第２のＭＯＳトランジスタと前記第６のＭＯ
Ｓトランジスタとは前記第１の信号出力端子と前記第２
の電源端子との間に直列に接続されて、前記第４のＭＯ
Ｓトランジスタは前記第１の信号出力端子と前記第２の
電源端子との間に接続され、 前記第２の複合ゲート回路はゲートが共通に前記第２の
信号入力端子に接続された第１導電型の第７のＭＯＳト
ランジスタおよび第２導電型の第８のＭＯＳ）−ランジ
スタと、ゲートが共通に前記第１の信号出力端子に接続
された前記第１導電型の第９のＭＯＳ）−ランジスタお
よび前記第２導電型の第１０のＭＯＳトランジスタと、
ゲートが共通に前記制御信号端子に接続された前記第１
導電型の第１１のＭＯＳトランジスタおよび前記第２導
電型の第１２のＭＯＳトランジスタとを有し、 前記第７のＭＯＳトランジスタおよび前記第１１のＭＯ
Ｓトランジスタは並列に接続されて前記第１の電源端子
と前記第２の信号出力端子との間に前記第９のＭＯＳト
ランジスタと直列に接続され、前記第８のＭＯＳ）−ラ
ンジスタと前記第１２のＭＯＳトランジスタとは前記第
２の信号出力端子と前記第２の電源端子との間に直列に
接続され、前記第１０のＭＯＳ）−ランジスタは前記第
２の信号出力端子と前記第２の電源端子との間に接続さ
れたことを特徴とする。
次に、本発明の実施例について説明する。
第１図は本発明の一実施例によるＲ８Ｔフリッブフロッ
プのトランジスタ回路図、第２図はそれをゲートで示し
た等価回路図である。
プのトランジスタ回路図、第２図はそれをゲートで示し
た等価回路図である。
第１図、第２図において、本実施例はＡＮＤ−ＮＯＲの
複合ゲート１．２と、セット信号Ｓ、リセット信号Ｒの
入力端子３，４と、同期信号ＣＫの入力端子５と、出力
端子６．７で構成される。
複合ゲート１．２と、セット信号Ｓ、リセット信号Ｒの
入力端子３，４と、同期信号ＣＫの入力端子５と、出力
端子６．７で構成される。
出力端子７からは出力信号Ｑ、出力端子６からは否定出
力信号Ｐを出力する。否定出力信号Ｐは出力信号Ｑの否
定信号である。第１図を参照すると、一方のＡＮＤ−Ｎ
ＯＲ複合ゲート１は３つのＰチャンネル型ＭＯＳトラン
ジスタＱｐ□及至ＱＰ３と、３つのＮチャンネル型ＭＯ
Ｓ）−ランジスタＱＮｌ及至ＱＮ３とを含み、他方の複
合ゲート２もそれぞれ３つのＰおよびＮチャンネル型Ｍ
ＯＳトランジスタＱＰ４及至Ｑｐ６およびＱＮ４至及Ｑ
Ｎ６を含んでいる。
力信号Ｐを出力する。否定出力信号Ｐは出力信号Ｑの否
定信号である。第１図を参照すると、一方のＡＮＤ−Ｎ
ＯＲ複合ゲート１は３つのＰチャンネル型ＭＯＳトラン
ジスタＱｐ□及至ＱＰ３と、３つのＮチャンネル型ＭＯ
Ｓ）−ランジスタＱＮｌ及至ＱＮ３とを含み、他方の複
合ゲート２もそれぞれ３つのＰおよびＮチャンネル型Ｍ
ＯＳトランジスタＱＰ４及至Ｑｐ６およびＱＮ４至及Ｑ
Ｎ６を含んでいる。
トランジスタＱＰＩ、 ＱＰ２ （ＱＰ４． ＱＰ５）
は並列に接続され、ソースは電源に接続され、ドレイン
は共通接続され、トランジスタＱＰ３（ＱＰ６）と直列
に接続されている。またトランジスタＱＮＩとＱ Ｎ２
（Ｑ Ｎ４とＱＮ５）は直列に接続され、トランジス
タＱ Ｎｌ （Ｑ Ｎ４）のソースはＧＮＤに接続され
、トランジスタＱＮ２（ＱＮ５）のドレインとトランジ
スタＱＮ３（ＱＮ６）のトレインとは共通接続され、ト
ランジスタＱ Ｎ３ （Ｑ ｓ６）のソースはＧＮＤに
接続され、トランジスタＱ Ｐ３ （Ｑ Ｐ６）のドレ
インと、トランジスタ。Ｎ２＋ ＱＮ３ （ＱＮ５．
ＱＮ６）のドレインとを共通接続し、出力端子６（７）
としている。
は並列に接続され、ソースは電源に接続され、ドレイン
は共通接続され、トランジスタＱＰ３（ＱＰ６）と直列
に接続されている。またトランジスタＱＮＩとＱ Ｎ２
（Ｑ Ｎ４とＱＮ５）は直列に接続され、トランジス
タＱ Ｎｌ （Ｑ Ｎ４）のソースはＧＮＤに接続され
、トランジスタＱＮ２（ＱＮ５）のドレインとトランジ
スタＱＮ３（ＱＮ６）のトレインとは共通接続され、ト
ランジスタＱ Ｎ３ （Ｑ ｓ６）のソースはＧＮＤに
接続され、トランジスタＱ Ｐ３ （Ｑ Ｐ６）のドレ
インと、トランジスタ。Ｎ２＋ ＱＮ３ （ＱＮ５．
ＱＮ６）のドレインとを共通接続し、出力端子６（７）
としている。
このように複合ゲート１は、（２人力ＡＮＤ＋Ｎ０Ｒ）
の複合ゲートを構成している。同様に複合ゲート２も（
２人力ＮＡＤ−ＮＯＲ）の複合ゲートを構成しており、
複合ゲート１の出力は、複合ゲート２のＮＯＲゲートの
入力端子（トランジスタＱＰ６とＱＮ６のゲート入力端
子）に入力され、複合ゲート２の出力は、複合ゲート１
のＮ。
の複合ゲートを構成している。同様に複合ゲート２も（
２人力ＮＡＤ−ＮＯＲ）の複合ゲートを構成しており、
複合ゲート１の出力は、複合ゲート２のＮＯＲゲートの
入力端子（トランジスタＱＰ６とＱＮ６のゲート入力端
子）に入力され、複合ゲート２の出力は、複合ゲート１
のＮ。
Ｒゲート入力端子（トランジスタＱＰ３とＱＮ３のゲー
ト入力端子〉に入力され、ＲＳ型ラッチ（Ｌａｔｃｈ）
回路を構成している。
ト入力端子〉に入力され、ＲＳ型ラッチ（Ｌａｔｃｈ）
回路を構成している。
従って、本ＲＳラッチ回路の真理値表は第１表のように
表すことができる。
表すことができる。
第 １ 表
第３図は、第２図の回路とＲＡＭセルとの接続の等価回
路を示す。第３図において、インバータ回路８，９と、
読み出しの為のＮチャンネル型ＭＯＳトランジスタ１０
，１１によるトランスファーゲートとからなるメモリセ
ルが示されている。メモリセルの真補の出力り、Ｅはセ
ット信号。
路を示す。第３図において、インバータ回路８，９と、
読み出しの為のＮチャンネル型ＭＯＳトランジスタ１０
，１１によるトランスファーゲートとからなるメモリセ
ルが示されている。メモリセルの真補の出力り、Ｅはセ
ット信号。
リセット信号Ｓ、Ｒとして本実施例のフリップフロップ
に加えられる。
に加えられる。
今、セット信号Ｓに“１″レベルリセツト信Ｒに１１０
１＋レベルが入力され、クロック信号ＣＫが“１”レベ
ルであれば、複合ゲート１の出力は０′”レベル、複合
ゲート２の出力は、“１”ルベルとなる。前に述べた様
に、セット信号Ｓの“１″レベルは電源電圧により下る
ので、第１図のトランジスタＱｐｚは、完全なオフ状態
にならない しかし、トランジスタＱＰ３のゲートに入力される複合
ゲート２の出力Ｑは、完全に電源電圧まで上昇するので
、トランジスタＱＰ３は完全にオフ状態になることが出
来る。従って、トランジスタＱｐｌが完全なオフ状態と
ならなくても、複合ゲート１にリーク電流は流れない。
１＋レベルが入力され、クロック信号ＣＫが“１”レベ
ルであれば、複合ゲート１の出力は０′”レベル、複合
ゲート２の出力は、“１”ルベルとなる。前に述べた様
に、セット信号Ｓの“１″レベルは電源電圧により下る
ので、第１図のトランジスタＱｐｚは、完全なオフ状態
にならない しかし、トランジスタＱＰ３のゲートに入力される複合
ゲート２の出力Ｑは、完全に電源電圧まで上昇するので
、トランジスタＱＰ３は完全にオフ状態になることが出
来る。従って、トランジスタＱｐｌが完全なオフ状態と
ならなくても、複合ゲート１にリーク電流は流れない。
また、複合ゲート２は、リセット信号Ｒが完全なＧＮＤ
レベルまで下がるのでリーク電流は流れる事はない。
レベルまで下がるのでリーク電流は流れる事はない。
また、セット信号Ｓに゛０″レベル、リセット信号Ｒに
“１”レベルが入力された場合も、同様に、トランジス
タＱＰ４は完全なオフ状態とならないが、トランジスタ
ＱＰ６は完全なオフ状態となるのでリーク電流は流れな
い。
“１”レベルが入力された場合も、同様に、トランジス
タＱＰ４は完全なオフ状態とならないが、トランジスタ
ＱＰ６は完全なオフ状態となるのでリーク電流は流れな
い。
第４図および第５図は本発明の他の実施例を示し、第４
図はトランジスタレベル、第５図はゲートレベルで表わ
した。
図はトランジスタレベル、第５図はゲートレベルで表わ
した。
前述の実施例では、ＲＡＭセルのトランスファーゲート
がＮチャンネル型ＭＯＳトランジスタであるような使用
例に対応するものであった為、Ｐチャンネル型ＭＯＳト
ランジスタＱ ｐ３ 、 Ｑ ｐ６を直列に接続した複
合ゲートを使用したのに対し、本実施例では、ＲＡＭセ
ルのトランスフォーゲートがＰチャンネル型ＭＯＳ）−
ランジスタであるような使用例に対応する場合の例であ
る。
がＮチャンネル型ＭＯＳトランジスタであるような使用
例に対応するものであった為、Ｐチャンネル型ＭＯＳト
ランジスタＱ ｐ３ 、 Ｑ ｐ６を直列に接続した複
合ゲートを使用したのに対し、本実施例では、ＲＡＭセ
ルのトランスフォーゲートがＰチャンネル型ＭＯＳ）−
ランジスタであるような使用例に対応する場合の例であ
る。
本実施例は第５図に示すように２人力０Ｒ−ＮＡＮＤ回
路を構成する複合ゲート１２．１３を含む。各複合ゲー
ト１２（１３）は第４図に示すように、２つのＰチャン
ネル型ＭＯＳトランジスタＱＰ？、 Ｑｐｓ （Ｑｐｔ
ｏ 、 Ｑｐ＋ｔ ）を直列接続したものと１つのＰチ
ャンネル型ＭＯＳトランジスタＱ Ｐ９ （Ｑ ＰＩ２
）とを電源と出力端子２５ （２６）との間に並列接
続し、２つのＮチャンネル型ＭＯＳトランジスタＱＮ７
． ＱＮ１６ （ＱＮＩＯ、ＱＮＩＩ ）を並列接続
したものと１つのＮチャンネル型ＭＯＳトランジスタＱ
Ｎ９ （Ｑ Ｎｔ。）とを接地と出力端子２５ （２
６）との間に直列接続して構成されている。
路を構成する複合ゲート１２．１３を含む。各複合ゲー
ト１２（１３）は第４図に示すように、２つのＰチャン
ネル型ＭＯＳトランジスタＱＰ？、 Ｑｐｓ （Ｑｐｔ
ｏ 、 Ｑｐ＋ｔ ）を直列接続したものと１つのＰチ
ャンネル型ＭＯＳトランジスタＱ Ｐ９ （Ｑ ＰＩ２
）とを電源と出力端子２５ （２６）との間に並列接
続し、２つのＮチャンネル型ＭＯＳトランジスタＱＮ７
． ＱＮ１６ （ＱＮＩＯ、ＱＮＩＩ ）を並列接続
したものと１つのＮチャンネル型ＭＯＳトランジスタＱ
Ｎ９ （Ｑ Ｎｔ。）とを接地と出力端子２５ （２
６）との間に直列接続して構成されている。
セット信号Ｓ（リセット信号Ｒ）はトランジスタＱＰ７
． ＱＮ７ （ＱＰｌｏ 、 ＱＮＩＯ）に加えられ、
同期信号ＣＫはトランジスタＱＮ＋６ 、 ＱＰ＋６
（ＱＮ１９ 、 ＱＰ１９ ）に加えられる。残余の
トランジスタＱＰ９． ＱＮ９ （ＱＰ＋２ 、 ＱＮ
１２ ）のゲートには反対側のゲートの出力端子Ｑ（Ｐ
）が供給される。
． ＱＮ７ （ＱＰｌｏ 、 ＱＮＩＯ）に加えられ、
同期信号ＣＫはトランジスタＱＮ＋６ 、 ＱＰ＋６
（ＱＮ１９ 、 ＱＰ１９ ）に加えられる。残余の
トランジスタＱＰ９． ＱＮ９ （ＱＰ＋２ 、 ＱＮ
１２ ）のゲートには反対側のゲートの出力端子Ｑ（Ｐ
）が供給される。
ＲＡＭセル（Ｃｅｌｌ）のトランスファーゲートが、Ｐ
チャンネル型の場合、デイジットラインに出力される信
号すなわちセット、リセット信号Ｓ、Ｒは、“″Ｏパレ
ベル側が、ＧＮＤレベルまで下り切らなくなるので、第
４図の様に、Ｎチャンネル型ＭＯＳトランジスタＱＮ９
と、トランジスタＱｓｓ及びＱＮ７が直列に接続されれ
ば、前述の実施例と同様に、セット信号Ｓすなわちトラ
ンジスタＱＮ７のゲート入力信号が、ＧＮＤレベルまで
下らず、トランジスタＱＮ７が完全なオフ状態とならな
くても、トランジスタＱＮ９には完全なＧＮＤレベルが
出力端子２６から入力され、トランジスタＱＮ９は完全
なオフ状態となるので、リーク電流は流れない。本実施
例によるＲＳラッチ回路は、第１表に示した真理値がそ
のまま適用できることが容易に理解されよう。
チャンネル型の場合、デイジットラインに出力される信
号すなわちセット、リセット信号Ｓ、Ｒは、“″Ｏパレ
ベル側が、ＧＮＤレベルまで下り切らなくなるので、第
４図の様に、Ｎチャンネル型ＭＯＳトランジスタＱＮ９
と、トランジスタＱｓｓ及びＱＮ７が直列に接続されれ
ば、前述の実施例と同様に、セット信号Ｓすなわちトラ
ンジスタＱＮ７のゲート入力信号が、ＧＮＤレベルまで
下らず、トランジスタＱＮ７が完全なオフ状態とならな
くても、トランジスタＱＮ９には完全なＧＮＤレベルが
出力端子２６から入力され、トランジスタＱＮ９は完全
なオフ状態となるので、リーク電流は流れない。本実施
例によるＲＳラッチ回路は、第１表に示した真理値がそ
のまま適用できることが容易に理解されよう。
本発明は以上に説明したような構成の結果、入力信号の
レベル変化不充分の故に生起するリーク電流が従来、数
マイクロアンペアがあったが、はとんどＯ″にできる。
レベル変化不充分の故に生起するリーク電流が従来、数
マイクロアンペアがあったが、はとんどＯ″にできる。
また、第１図または第４図と、第６図との対比から明ら
かな如く、トランジスタの数を１６個から１２個に減ら
すことができる。
かな如く、トランジスタの数を１６個から１２個に減ら
すことができる。
第１図は本発明のＲ３７７９７１７０１１回路の第１の
実施例のトランジスタ回路図、第２図は第１図に示した
Ｒ８７７９７１７０７１回路のゲート回路図、第３図は
第１図および第２図で示したＲ３７７９７１７０１１回
路の使用例を示す図、第４図は本発明のＲ８７７９７１
７０７１回路の第２の実施例のトランジスタ回路図、第
５図は第４図に示したＲ８７７９７１７０７１回路のゲ
ート回路図、第６図は従来のＲ８７７９７１７０７１回
路の例のトランジスタ回路図、第７図は第６図に示した
Ｒ３７７９７１７０１１回路のゲート回路図、第８図は
第６図および第７図で示したＲ３７７９７１７０１１回
路の使用例を示す図である。 １．２．１２．１３・・・複合ゲート、３，４，５゜１
８．１９．２０・・・入力端子、６，７，２１．２２・
・・出力端子、８，９，２３．２４・・・インバータ、
１０．１１，２５．２６・・・トランスファーゲート、
１４．１５，１６．１７・・・ＮＡＮＤゲート、Ｑｐｘ
・・・ＰチャンネルＭＯＳトランジスタ、ＱＮＸ・・・
ＮチャンネルＭＯＳトランジスタ。
実施例のトランジスタ回路図、第２図は第１図に示した
Ｒ８７７９７１７０７１回路のゲート回路図、第３図は
第１図および第２図で示したＲ３７７９７１７０１１回
路の使用例を示す図、第４図は本発明のＲ８７７９７１
７０７１回路の第２の実施例のトランジスタ回路図、第
５図は第４図に示したＲ８７７９７１７０７１回路のゲ
ート回路図、第６図は従来のＲ８７７９７１７０７１回
路の例のトランジスタ回路図、第７図は第６図に示した
Ｒ３７７９７１７０１１回路のゲート回路図、第８図は
第６図および第７図で示したＲ３７７９７１７０１１回
路の使用例を示す図である。 １．２．１２．１３・・・複合ゲート、３，４，５゜１
８．１９．２０・・・入力端子、６，７，２１．２２・
・・出力端子、８，９，２３．２４・・・インバータ、
１０．１１，２５．２６・・・トランスファーゲート、
１４．１５，１６．１７・・・ＮＡＮＤゲート、Ｑｐｘ
・・・ＰチャンネルＭＯＳトランジスタ、ＱＮＸ・・・
ＮチャンネルＭＯＳトランジスタ。
Claims (1)
- 【特許請求の範囲】 １、第１導電型ＭＯＳで構成され、それぞれはセット信
号（リセット信号）、同期信号、出力信号（否定出力信
号）を入力とする第１トランジスタ、第２トランジスタ
、第３トランジスタと、第２導電型ＭＯＳで構成され、
それぞれは前記セット信号（リセット信号）、同期信号
、出力信号（否定出力信号）を入力とする第４トランジ
スタ、第５トランジスタ、第６トランジスタとを有し、 前記第１トランジスタと前記第２トランジスタとが接地
もしくは電源と否定出力端子（出力端子）との間で直列
接続され、 前記第３トランジスタが前記接地もしくは電源と否定出
力端子（出力端子）との間に接続され、前記第４トラン
ジスタと前記第５トランジスタとがそれぞれのソースを
電源もしくは接地に接続して並列接続され、 前記第６トランジスタが前記否定出力端子（出力端子）
と前記第４トランジスタおよび前記第５トランジスタの
ドレインとの間に挿入された同期型ＲＳフリップフロッ
プ回路。 ２、前記第１導電型がＮチャンネル型であり、前記第２
導電型がＰチャンネル型である請求項１記載の同期型Ｒ
Ｓフリップフロップ回路。 ３、前記第１の導電型がＰチャネル型であり、前記第２
導電型がＮチャネル型である請求項１記載の同期型ＲＳ
フリップフロップ回路。 ４、第１および第２の信号入力端子と、第１および第２
の信号出力端子と、制御信号端子と、電源の一端および
他端にそれぞれ接続される第１および第２の電源端子と
、第１および第２の複合ゲート回路とを含み、 前記第１の複合ゲート回路はゲートが共通に前記第１の
信号入力端子に接続された第１導電型の第１のＭＯＳト
ランジスタおよび第２導電型の第２のＭＯＳトランジス
タと、ゲートが共通に前記第２の信号出力端子に接続さ
れた前記第１導電型の第３のＭＯＳトランジスタおよび
前記第２導電型の第４のＭＯＳトランジスタと、ゲート
が共通に前記制御信号端子に接続された前記第１導電型
の第５のＭＯＳトランジスタおよび第２の導電型の第６
のＭＯＳトランジスタとを有し、 前記第１のＭＯＳトランジスタおよび前記第５のＭＯＳ
トランジスタは並列に接続されて前記第１の電源端子と
前記第１の信号出力端子との間に前記第３のＭＯＳトラ
ンジスタと直列に接続され、前記第２のＭＯＳトランジ
スタと前記第６のＭＯＳトランジスタとは前記第１の信
号出力端子と前記第２の電源端子との間に直列に接続さ
れて、前記第４のＭＯＳトランジスタは前記第１の信号
出力端子と前記第２の電源端子との間に接続され、 前記第２の複合ゲート回路はゲートが共通に前記第２の
信号入力端子に接続された第１導電型の第７のＭＯＳト
ランジスタおよび第２導電型の第８のＭＯＳトランジス
タと、ゲートが共通に前記第１の信号出力端子に接続さ
れた前記第１導電型の第９のＭＯＳトランジスタおよび
前記第２導電型の第１０のＭＯＳトランジスタと、ゲー
トが共通に前記制御信号端子に接続された前記第１導電
型の第１１のＭＯＳトランジスタおよび前記第２導電型
の第１２のＭＯＳトランジスタとを有し、前記第７のＭ
ＯＳトランジスタおよび前記第１１のＭＯＳトランジス
タは並列に接続されて前記第１の電源端子と前記第２の
信号出力端子との間に前記第９のＭＯＳトランジスタと
直列に接続され、前記第８のＭＯＳトランジスタと前記
第１２のＭＯＳトランジスタとは前記第２の信号出力端
子と前記第２の電源端子との間に直列に接続され、前記
第１０のＭＯＳトランジスタは前記第２の信号出力端子
と前記第２の電源端子との間に接続された同期型ＲＳフ
リップフロップ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-133216 | 1989-11-15 | ||
| JP13321689 | 1989-11-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219717A true JPH03219717A (ja) | 1991-09-27 |
Family
ID=15099444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2299342A Pending JPH03219717A (ja) | 1989-11-15 | 1990-11-05 | 同期型ｒｓフリップフロップ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5095225A (ja) |
| JP (1) | JPH03219717A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5378934A (en) * | 1990-09-12 | 1995-01-03 | Hitachi, Ltd. | Circuit having a master-and-slave and a by-pass |
| US5227674A (en) * | 1990-09-12 | 1993-07-13 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP3225528B2 (ja) * | 1991-03-26 | 2001-11-05 | 日本電気株式会社 | レジスタ回路 |
| EP0511423B1 (en) * | 1991-04-30 | 1996-12-18 | International Business Machines Corporation | Electrical circuit for generating pulse strings |
| US5304874A (en) * | 1991-05-31 | 1994-04-19 | Thunderbird Technologies, Inc. | Differential latching inverter and random access memory using same |
| DE19601370C1 (de) * | 1996-01-16 | 1997-06-12 | Siemens Ag | Statische Halteglieder mit einphasigem Steuersignal |
| JP3114649B2 (ja) * | 1997-04-18 | 2000-12-04 | 日本電気株式会社 | ラッチ回路 |
| US6218879B1 (en) * | 1999-03-12 | 2001-04-17 | Arm Limited | S-R flip-flop circuit |
| US6326828B1 (en) * | 1999-12-07 | 2001-12-04 | Analog Devices, Inc. | Precision set-reset logic circuit |
| KR100366627B1 (ko) * | 2000-08-23 | 2003-01-09 | 삼성전자 주식회사 | Ｄｔｃ 기반 플립플럽 회로 및 비교기 |
| US6690209B1 (en) * | 2000-09-28 | 2004-02-10 | Infineon Technologies North America Corp. | Phase detecting with parallel discharge paths |
| US6960941B2 (en) * | 2004-03-18 | 2005-11-01 | International Business Machines Corporation | Latch circuit capable of ensuring race-free staging for signals in dynamic logic circuits |
| US7259605B2 (en) * | 2004-10-20 | 2007-08-21 | Stmicroelectronics Pvt. Ltd. | Pseudo true single phase clock latch with feedback mechanism |
| US7538590B2 (en) * | 2005-07-18 | 2009-05-26 | Micron Technology, Inc. | Methods and apparatus for dividing a clock signal |
| JP2012138793A (ja) * | 2010-12-27 | 2012-07-19 | Advantest Corp | Ｓｒフリップフロップならびにそれを用いた試験装置 |
| CN115642910A (zh) * | 2021-07-19 | 2023-01-24 | 长鑫存储技术有限公司 | 锁存电路及方法、电子设备 |
| US11804829B2 (en) | 2021-07-19 | 2023-10-31 | Changxin Memory Technologies, Inc. | Latch circuit, latch method, and electronic device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138325A (en) * | 1980-03-31 | 1981-10-28 | Toshiba Corp | Flip-flop circuit of set and reset type |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998566A (ja) * | 1973-01-22 | 1974-09-18 | ||
| US3971960A (en) * | 1975-03-05 | 1976-07-27 | Motorola, Inc. | Flip-flop false output rejection circuit |
| JPS57160213A (en) * | 1981-03-27 | 1982-10-02 | Toshiba Corp | Flip-flop circuit |
| JPS59119917A (ja) * | 1982-12-27 | 1984-07-11 | Toshiba Corp | 論理回路 |
| JPS6218112A (ja) * | 1985-07-16 | 1987-01-27 | Toshiba Corp | フリツプフロツプ回路 |
| US4837458A (en) * | 1986-08-22 | 1989-06-06 | Hitachi, Ltd. | Flip-flop circuit |
| US4806786A (en) * | 1987-11-02 | 1989-02-21 | Motorola, Inc. | Edge set/reset latch circuit having low device count |
| JPH01177711A (ja) * | 1988-01-08 | 1989-07-14 | Nec Corp | ラッチ回路 |
| US4939384A (en) * | 1988-10-03 | 1990-07-03 | Oki Electric Industry Co., Ltd | Flip-flop circuit |
-
1990
- 1990-11-05 JP JP2299342A patent/JPH03219717A/ja active Pending
- 1990-11-15 US US07/613,027 patent/US5095225A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138325A (en) * | 1980-03-31 | 1981-10-28 | Toshiba Corp | Flip-flop circuit of set and reset type |
Also Published As
| Publication number | Publication date |
|---|---|
| US5095225A (en) | 1992-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03219717A (ja) | 同期型ｒｓフリップフロップ回路 | |
| US4568842A (en) | D-Latch circuit using CMOS transistors | |
| KR950002077B1 (ko) | 출력 전압 레벨을 임시로 시프트하는 고속 출력 버퍼 장치 | |
| JPH07106946A (ja) | レベルシフタ | |
| US6696874B2 (en) | Single-event upset immune flip-flop circuit | |
| JP2007006463A (ja) | 半導体集積回路装置 | |
| US7289375B2 (en) | Data holding circuit | |
| US10620915B2 (en) | Full adder circuits with reduced delay | |
| US6661274B1 (en) | Level converter circuit | |
| US20080231336A1 (en) | Scan flip-flop circuit with extra hold time margin | |
| US6373310B1 (en) | Scalable set/reset circuit with improved rise/fall mismatch | |
| US6211702B1 (en) | Input circuit | |
| US11575366B2 (en) | Low power flip-flop | |
| US6163193A (en) | Self-timed latch circuit for high-speed very large scale integration (VLSI) | |
| US10911047B1 (en) | Level shifter with auto voltage-bias reliability protection | |
| US20200112301A1 (en) | Flip-flop with a metal programmable initialization logic state | |
| KR930010941B1 (ko) | 전가산기 집적회로 | |
| US11949416B2 (en) | Composite logic gate circuit | |
| TW202002516A (zh) | 動態正反器及電子設備 | |
| EP1096677A2 (en) | Latch circuit with a small number of nodes for high speed operation | |
| JPH09135163A (ja) | 論理回路 | |
| JPH0478221A (ja) | レベルシフト用集積回路 | |
| US20210351766A1 (en) | Data holding circuit | |
| JPH05259893A (ja) | 半導体集積回路 | |
| TWM643260U (zh) | 高效能電位轉換器電路 |