JPS59119917A - 論理回路 - Google Patents

論理回路

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JPS59119917A
JPS59119917A JP57226965A JP22696582A JPS59119917A JP S59119917 A JPS59119917 A JP S59119917A JP 57226965 A JP57226965 A JP 57226965A JP 22696582 A JP22696582 A JP 22696582A JP S59119917 A JPS59119917 A JP S59119917A
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JP
Japan
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circuit
test
flip
gate
flop
Prior art date
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Pending
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JP57226965A
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English (en)
Inventor
Tsuneo Kinoshita
常雄 木下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本梵明はゲートアレイ用テスト容易化回路としてＲ適な
論理回路に関する。
［発明の技術的背景とその問題点コ ＬＳＩの短期間開発を実現する手段としてゲートアレイ
が普及している。このゲートアレイの出現で手軽にＬＳ
Ｉがつくれるようになり、２〜３ケ月の短期間でオリジ
ナルな論理ＬＳＩが作れると共に、２０００〜３０００
個の数量がまとまると経済的なメリットさえ生まれる。
即ち、多品種少量生産の傾向を強めるランダムＬＳＩの
設計にはこのゲートアレイが最適なものとなっている。
ゲートアレイは２人力ＮＡＮＤの如き均一のセルをアレ
イ上に配置し、メタル配線層を未処置のままとしたもの
であり、マスター１クエハに対しメタル配線を施すだけ
で所望の論理ＬＳＩに変身させようとする半製品ＬＳＩ
（セミカスタムＬＳＩ＞である。従って基本となるセル
の配置はダイ（ペレット）上固定であるから目的に応じ
た配線層えやトランジスタ寸法の変更は行えない。従っ
て、基本となるセルのこのゲートアレイイ法は、フルカ
スタムＬＳＩに比べればトランジスタ配置と相η結線に
関し、若干融通がきかない。また、タイ内の配線長もＪ
３のずと長くなってしまう。
ゲートアレイは製品化に要づる期間も短かく、且つ、カ
スタムＬＳＩに比べてコストも格段と低価格となるから
、いきおいバーツナライズされるものの種類が多い。従
って個々のパーソナルパターン毎に一アス１〜データを
用意しな（プればならず、その種類も多い。しかしなが
らパーソナルパターンｆＯにこのデス１〜データを設計
者が考え出していたのでは負担も大きく、且つデータと
して不完全である等の危険度が高くなる。
そこでゲートアレイ向きのテスト容易化回路を用意覆る
必要がある。
＋８１でｔは外部端子を通じてでないとテストパターン
を印加したり内部状態をみることができない。
そのため回路の大規模化に伴い、テストがますまり面倒
なものになってきている。そこでテストを容易に行うた
め何等かの回路をチップ内に（＝Ｊけ加えようとづる動
きが目立ってきた。
シカるに、テスト容易化回路としてはＬＳＳＤ（Ｌ　ｅ
ｖｃｌ　　３　ｅｎｓｉｔｉｖｅ　　Ｓ　ｃａｎ　　［
）　ｅｓｉｇｎ　）の名で知られているような、ダイの
各フリップフロップの出力をテストモード時に限り、次
のフリップフロップへシフトレジスタ接続する方法が一
般化されている。
しかしながら、この方法をゲートアレイに適用すると、
フリップフロップをシフトレジスタに仕立てるための付
加回路とシフトレジスタ間の接続ラインが必要となるか
ら、そうでなくともカスタムＬＳＩに比べて配線や集積
度で不利なゲートアレイ手法がまずます不利になってし
まう。
そこでより簡便で且つゲートアレイに最も適したテスト
容易化回路の出現が望まれる。
［発明の目的］ 本発明は上記要望に基いてなされたものであり、ゲート
アレイを用いるときそのゲートアレイ内の回路に対し、
はぼ機械的にそのパーソナルパターン向きのテストデー
タを生成可能なテスト容易化回路を与える。また、その
回路を用いるとゲートアレイ内に増加する余分な配線や
イ」加ゲートが最小限に押さえられ、口つマスターウェ
ハのパターンを特別なしのとせずに済ませられるものを
考える。そのゲートアレイが可能となった結果、電子ｉ
１−　ｎ　Ｉｆｆ論理の大半を本ゲートアレイにより実
現し、二１ス１への低減と消￥Ｉ電力の低減、更には］
ンパクｉ〜化をはかった論理回路を提供することを目的
とづる。
［発明の概要］ 出力に１９られる論理関数が入力変数の組合わせで一義
的に決まる論理回路を組合せ論理回路といい、一方、フ
リップフロップの如く該フリップフロップを構成する、
あるゲート出力が他のゲートの入力へ戻され（以下、た
づぎ掛り配線部ど称り゛る）、出力から入力側へ帰還ル
ープが存在りる論理回路は、入力の時間的順序が論理の
進行に影響することから順序回路と称されている。
ところで、テストデータは組合せ回路に対し、比較的容
易に機械的生成が可能である。一方、順序回路に対して
はその数（デス１〜データ）が急激に増加することから
、一般的に自動生成は不可能である。
そこで、ゲートアレイ用テスト容易化回路どして、フリ
ップ７０ツブのたすき掛は部配線をテスト時のみ切ｔＩ
ｌｌｌせる構造とづ−る。本構造をとればフリップフロ
ップは単なるインバータあるいはＮ。
Ｒ回路等の組合せ回路と化づ。従って、この状態にあれ
ば、ゲートアレイダイ内には組合ぜ回路のみが存在する
こととなり、その回路に対づるストデータの自動生成が
行なえる。
［発明の実施例］ 以下、本発明につき、図面を参照して詳細に説明する。
上述した様に、本発明はグー１−アレイ用テス１へ容易
化回路としてフリップフロップのたすき掛は配線部をテ
スト時のみ切離せる構造としたことに特徴を有する。
フリップフロップ内のパたすぎ掛１ノ配線部″の切離し
には、トランスファゲートを用いる方法とＡＮＤゲート
を用いる方法を採用した。
第１図〜第３図にトランスフアゲ−１〜を、第４図にＡ
ＮＤグー１〜を用いた実施例を示す。
第１図〜第４図に示された実施例はいずれも本発明が実
現されるテスト容易化の為のフリップフＬ１ツブ回路図
である。
ノリツブフロップ１１は２つのＮＯＲゲート　１１１・
１１２のそれぞれの出力を互いに他のＮＯＲゲート１１
２　・１１１の入ノＪに゛たずき掛（プ″に接続し、帰
還ループを形成しでおり、２つの安定点を持つ。
イの一方の出）Ｊ＠Ｑで、他方をυで表わし、入力をＳ
、［文で表わす。
第１図の実施例で特徴的なことは、テス１へ信号ライン
１２を１本新設（テストビンＴの新設）し、フリップフ
ロップ１１の″たづき掛（プ配線″部にスイッチ〈トラ
ンスファグ−ト）を２個挿入しＩζことにある。本実施
例では、テスト信号ライン１２（Ｔ）がＯＦＦになると
トランスファゲート１３・１４の作用により、ノリツブ
フロップ１１の′た１ぎｊ１ト（ブ配線″部の接続が切
れ、その結果、フリップフロップ１１はインバータと化
Ｊ。即ち、入力Ｓは出力Ｑ、入力Ｒは出力Φとなってメ
モリ機能がなくなる。
第２図に示した実施例は、フリップフ［１ツブ１１の“
′たすぎ掛り配線部の片方にのみトランスファゲート１
２を挿入したもので、５−）Ｑのパスはインバータ、Ｒ
→ＳのパスはＮＯＲゲートとして作用づる。
第３図に示した実施例はテストビンを複数本用意したも
のである。テストビンが２本存在づる場合には切るライ
ン（゛たづき掛Ｇ）部″）を下記表の如く選択すること
ができる。
（表） 従って、この方法であれば、ノリツブフロップの全ての
結線とゲートの動作を確実に確認できる。
つまり、テスト段階にあっては上記２〜４の場合を順次
実施することにより、組み合わせ回路としてノリツブフ
ロップを完全にｌス１へできる。
第４′図はスイッチとしてアンドグー１〜４１・４２を
用いた￥施例である。
この場合、グー１〜アレイ内にトランスファグー１〜の
様な特別なセルを設（）る必要がなく全て共通の１人力
ＮＡＮＤセルのみで目的の機能が果せる。
第５図は、第１図に示した論理図を０ＭＯ３で構成した
場合のゲートアレイである。
第６図は、第５図に示した０Ｍ０８回路をゲートアレイ
上の２人力Ｎ　Ａ　Ｎ　Ｄ　セルとトランスフアゲ−ｌ
−１，；ルとを引合わせて実現したちのである。
図中６１は２人ノＪ　Ｎ　Ａ　Ｎ　Ｄ　セルを、６２は
トランスファグー１−ヒルを示づ。
この回路方式の場合、各フリップフロップはメモリ機能
を持つ（いることのテス（〜は行なえなくなる。しかし
、フリップフロップを構成するグー１〜やパスの機能及
び結線を組合せ回路として評価づることはできる。もし
、テスト信号を何本かに分りで使えるなら、どうしても
フリップフロップとしての機能を確認したいフリップフ
ロップの直前までのフリップフロップを組合せ回路とし
て評価し、該フリップフロップはそのままメモリとし゛
Ｃ機能ざぜることもできる。
［発明の効果１ 以上説明の如く、本発明によりグー１〜アレイのテスト
は容易に行えるようになり、パーソナルパターン数が増
え−（もイのためのテスト生成労ツノがさほど大きなも
のとはならない。このことにより、ゲートアレイを用い
るとさ、そのゲートアレイに対して機械的にそのパーソ
ナルパターン向きのデス１〜ア゛−夕を生成可能なテス
ト容易化回路を提供することができる。また、本回路に
よればゲートアレイ内に増加する余分な配線や付加グー
１へか最小限に押さえられ、且つマスターウェハのパタ
ーンを特別なものとせずに済ませられる。その結果、電
子計算機の論理の大半をグー１〜アレイで作りあげるこ
とが可能となる。
【図面の簡単な説明】
第１図〜第４図は本発明の実施例を示づ論理回路図、第
５図は第１図に示した論理回路をＣＭＯＳ回路で構成し
た場合のグー１ヘアレイを示１図、第６図は第５図に示
した０Ｍ０８回路をゲートアレイマスタ上に配線を施し
た実施例である。 １１・・・・・・ノリツブフロップ １１１・　１１２・・・・・・ＮＯＲゲート１３・１４
・・・・・・１〜ランスフアゲート４１・４２・・・・
・・アンドゲート ５１・・・・・・２人力ＮＡＮＤセル ５２・・・・・・トランスファゲートセル（７３１７）
代理人弁理士　則近憲佑　ほか１名第１図 第　　　３　　　図 第　　　２　　　図 第　　　４　　　図 第　　　５　　　図 第　　　　　６　　　　　図 ８

Claims (2)

    【特許請求の範囲】
  1. （１）デス１〜モード時、フリップフロップ回路内の結
    線の少なくとも１箇所を断状態とすることをＹ１シ、フ
    リップフロップを組合せ回路として機能させ、評価する
    ことを特徴とする論理回路。
  2. （２）上記論理回路をグー１〜アレイ用のテスト容易化
    回路として適用し、ゲートアレイのパーソナルパターン
    評価用テストデータの生成を機械的に行なわせしめるこ
    とを特徴とする特許請求の範囲第１項記載の論理回路。 く３）上記グー１〜アレイを電子計輝機の論理に適用づ
    ることを特徴とする特許請求の範囲第１項記載の論理回
    路。
JP57226965A 1982-12-27 1982-12-27 論理回路 Pending JPS59119917A (ja)

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US06/888,273 US4728823A (en) 1982-12-27 1986-07-22 Logic circuit testable as an inverter pair and operable as a flip-flop

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