JPS62295508A - フリツプフロツプ回路 - Google Patents

フリツプフロツプ回路

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JPS62295508A
JPS62295508A JP61138393A JP13839386A JPS62295508A JP S62295508 A JPS62295508 A JP S62295508A JP 61138393 A JP61138393 A JP 61138393A JP 13839386 A JP13839386 A JP 13839386A JP S62295508 A JPS62295508 A JP S62295508A
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gate
flip
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flop
gates
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Katsuaki Itsunoi
五ノ井 克明
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 3、発明の詳細な説明 A、産業上の利用分野 本発明は、双安定な出力を生ずるフリップフロップ回路
に関し、特に、その動作速度を高めたフリップフロップ
回路に関する。
B1発明の概要 本発明は、出力帰還パスを有してなるフリップフロップ
回路において、上記出力帰還パスにスイ・ツチを配し信
号の状態を反転させる際に当該スイッチを開放すること
により、その反転動作の高速化を実現するものである。
C0従来の技術 フリップフロップを用いた回路として、スタチック・タ
イプの2相駆動型分周器(dHl clocktype
 divider)が周波数を分周させる場合に用いら
れ4ことがある。
ここで、このような2相駆動型分周器の一例について、
第4図を参照しながら説明すると、従来の2相駆動型分
周器は、図中破線で囲んで示すようなANDゲートとN
ORゲートの組(以下、“AND−NORゲート”と称
す。)から構成されるフリップフロップを2設合する構
成になっており、所定の正相クロックΦ1及び逆相クロ
ックΦ2により制御される構成となっている。
すなわち、第1のフリップフロップは、ANDNOゲー
ト、NORゲート62.ANDゲート63及びNORゲ
ート64により構成され、第2のフリップフロップは、
ANDNOゲート、NORゲー)66、ANDNOゲー
ト及びNORゲート68により構成されている。上記A
NDゲート61.63,65.67には、正相若しくは
逆相のクロックΦ1.Φ2が供給され、更にそれぞれ他
のフリップフロップの出力が入力する。上記N。
Rゲート62.64.66.68は、それぞれ上記AN
Dゲート61.63.65.67の出力が供給されると
共にそれぞれフリップフロップ内の他のNORゲートの
出力が供給され、双安定な動作をする。
D0発明が解決しようとする問題点 一般に、分周器では、最高動作周波数f6.8を高くす
ることが高性能化の1つとされ、この最高動作周波数f
い、Xはクリティカル・パス上のゲート数Nと各ゲート
の遅延時間τp4の積(N・τ。
4)で定められる。
ところで、上述の構造を有する分周器は、フリップフロ
ップがNORゲート62.64及びNORゲート66.
68で構成されているため、分周させる場合のクリティ
カル・パスが4個のゲートとなり、少なくとも上記4個
のNORゲートでデータが確定することが必要となる。
したがって、例えば10GHzを最高動作周波数fm□
として分周する場合には、10GHzの1周期は100
psec (ピコ・セコンド)であるから、1個のゲー
ト当たりおよそ25psec以下の遅延時間としなけれ
ばならず、現状において10GHzの高周波を直接に分
周することは容易でない。
これに対して、NANDゲートを用いることによっては
、分周させる場合に必要となるゲートの数すなわちクリ
ティカル・パス上のゲートの数を半減させることが可能
である。しかし、一般にNANDゲートは、上記NOR
ゲートに比し遅延時間が大きく、1つのNANDゲート
固有の遅延時間τpd INAND)を5Qpsec以
下にして10GHzの高周波を直接に分周することは困
難である。
そこで、本発明は上述の問題点に鑑み、最高動作周波数
f、18等の向上を可能にし、反転動作の高速化を実現
するフリップフロップ回路の提供を目的とする。
E9問題点を解決するための手段 本発明は、フリップフロップの出力帰還パスにそれぞれ
スイッチを配し、当該フリップフロップの安定状態を反
転させる信号が入力されるとき、上記スイッチをオフ状
態とすることを特徴とするフリップフロップ回路により
上述の問題点を解決する。
F0作用 本発明のフリップフロップ回路は、当該フリップフロッ
プの安定状態を反転させる信号が入力されるとき、上記
スイッチをオフ状態にする。このため、2つのゲートで
構成されるフリップフロップにおいて、遷移状態にある
データを高速に確定させることができ、ゲート固有の遅
延時間を小さくして、反転動作を高速化できる。
G、実施例 本発明の好適な実施例を図面を参照しながら説明する。
G−■ 第1の実施例〔第1図〕 第1の実施例のフリップフロップ回路は、第1図に示す
ように、2つの2人力のNORゲート1゜2により構成
され、それぞれ出力端子11.12には、出力帰還パス
7.8が他のNORゲートの入力側に帰還するように設
けられており、それぞれ入力端子9,10と共に該出力
帰還パス8.7がそれぞれNORゲート1.2に入力す
るように構成されている。上記出力帰還パス7の途中に
はスイッチ4が設けられ、上記出力帰還パス8の途中に
はスイッチ3が設けられている。これらスイッチ4.3
は、当該フリップフロップの安定状態を反転させる信号
が入力されるとき、オン状態からオフ状態になり、上記
出力帰還パス7.8はそれぞれ遮断状態となる。上記出
力帰還パス7.8のそれぞれ各NORゲート2.1の入
力側では、各スイッチ4.3と各NORゲート2.1と
の間でローレベルである電圧■1を供給するための抵抗
6.5が設けられている。
このような構成を有するフリップフロップ回路は、上記
スイッチ3.4が、当該フリップフロップの安定状態を
反転させる信号が入力されるときオ、ン状態からオフ状
態になるため、高速な反転動作を実現する。
例えば、当初NORゲート1の出力レベルが″L″レベ
ル(ローレベル)であす、且つNORゲート2の出力レ
ベルが“H”レベル(ハイレベル)であるとき、この安
定状態を反転させる信号として、当初“L”レベルであ
った上記入力端子10を“H”レベルに反転し、且つ上
記入力端子9を“L”レベルとする信号が供給されたも
のとする。この信号により、先ず上記NORゲート2の
出力レベルは“H”から“L”に反転され、仮に従来の
フリップフロップのように上記スイッチ3.4を導通状
態のままとするときには、上記NORゲート20反転し
た出力レベルである“L″レベル出力帰還パス8を介し
てNORゲート1に人力し、この“L”レベルの入ノj
と上記入力端子9への”L″レベル入力によって当該N
ORゲート1の出力レベルは“1]″レヘルに反転する
そして、このNORゲート1の“■1″レヘルが上記出
力帰還パス7を介して上記NORゲート2に入力し、当
該NORゲート2の出力レベルは“L”レベルで確定す
る。
しかしながら、本実施例のフリップフロップ回路におい
ては、上記スイッチ3.4が当該フリップフロップの安
定状態を反転させる信号が入力されるときオン状態から
オフ状態になるため、高速に反転動作する。すなわち、
上述の場合と同様に、当初NORゲート1の出力レベル
が“L”レベルであり、且つNORゲート2の出力レベ
ルが“H”レベルであるとき、この安定状態を反転させ
る信号として、当初“L”レベルであった上記入力端子
10を”H”レベルに反転し、且つ上記入力端子9を”
L”レベルとする信号が供給されたものとする。ここで
、本実施例のフリップフロップ回路では、上記スイッチ
3.4がそれぞれオフ状態になり、出力帰還パス8,7
はそれぞれ遮断状態となる。このようにスイッチ3.4
がオフ状態となって、遮断されたそれぞれ出力帰還パス
8゜7はローレベルである電圧■1が抵抗5.6を介し
てそれぞれNORゲート1,2に供給されることになる
。そして、上記NORゲート1では入力端子9の反転信
号が“L”レベルであり、且つ抵抗5を介して印加され
る電圧■、により他方の入力も”L″レベルある。よっ
て当該NORゲート1の出力レベルは“H”レベルとな
る。また、上記NORゲート2では入力端子10の反転
信号が“H”レベルであり、且つ抵抗6を介して印加さ
れる電圧■、により他方の入力は“L”レベルである。
よって当該NORゲート2の出力レベルは”L”レベル
に反転する。
このように従来のフリップフロップと対比してみると、
従来は出力帰還パスを介して2つのゲートで出力電圧が
確定して初めて安定状態となるが、本実施例では、上記
スイッチ3.4の出力帰還パス8.7を遮断状態とする
ことから、2人力の一方は抵抗5.6を介して“L”レ
ベルが供給されて、当該NORゲート1,2は等価的に
インバータ回路として機能し、そのクリティカル・パス
は単一ゲートで良い。従って、高速な反転を可能とし、
次に述べるように分周器として用いたときには、容易に
最高動作周波数f−ウを高めることができる。
G−■ 第2の実施例 〔第2図〕 第2の実施例は、分周器にかかる例であり、フリップフ
ロップの出力帰還パスにスイッチが配されてなるため、
高速動作が可能となって分周器としての最高動作周波数
f t+t+txを高めることができるものである。
第2図に示すように、本実施例のフリップフロップ回路
は、AND−NORゲートを用いて構成したものであっ
て、第1のフリップフロップがANDNOゲート、34
及びNORゲート21.22により構成され、第2のフ
リップフロップがANDゲート53.54及びNORゲ
ート41.42により構成されている。
上記NORゲー)21.41からはそれぞれ出力帰還パ
ス27.47が対となるNORゲート22.42の入力
側に接続するように配設され、同様に上記NORゲー)
22.42からはそれぞれ出力帰還パス28.48が対
となるNORゲート21.41の入力側に接続するよう
に配設されている。これら出力帰還パス27,47.2
8.48の中途にはスイッチとして機能するトランスフ
ァゲート24,44,23.43がそれぞれ配設されて
おり、トランスファゲート23.24のゲート電極には
配vA20を介して逆相クロックΦ2が供給され、トラ
ンスファゲート43.44のゲート電極には配線19を
介して正相クロックΦ1が供給される。そして、上記出
力帰還パス27゜28.47.48のそれぞれNORゲ
ートへの入力部においては、当該フリップフロップの情
報信号の保持状態を反転させるときに、早期に入力信号
を確定させる低い電圧vLを供給するためのそれぞれ抵
抗26.25,46.45が配設されている。
上記ANDゲート33.34は、それぞれ第2のフリッ
プフロップから帰還されるそれぞれループ35.36が
入力されると共に、双方とも正相クロックΦ、が入力さ
れる。そして、これらANDゲー)33.34のそれぞ
れ出力は、出力線29.30をそれぞれ介して、それぞ
れ上記NORゲー)21.22に上記出力帰還パス28
.27の帰還信号と共に入力される。上記ANDゲート
53.54は、それぞれ第1のフリップフロップのNO
Rゲート21.22の出力をそれぞれ出力線31.32
を介して受けると共に、双方とも逆相クロックΦ2が入
力される。そして上記第1のフリップフロップにおける
接続関係と同様に、これらANDゲート53.54のそ
れぞれ出力は、出力線49.50をそれぞれ介して、そ
れぞれ上記NORゲー)41.42に上記出力帰還パス
48.47の帰還信号と共に入力される。
このような構成からなる本実施例の分周器は、上記第1
のフリップフロップがマスタ一部となり、一方、第2の
フリップフロップがスレーブ部となって、上記正相及び
逆相のクロックΦ6.Φ2の周波数は1/2に分周され
て、上記NORゲート41.42のそれぞれ出力端子5
1.52から出力することになるが、本実施例の分周器
は、上記第1若しくは第2のフリップフロップにおける
当該フリップフロップの安定状態を反転させる信号が入
力されるとき、上記スイッチとして機能するトランスフ
ァゲート23.24.43.44がオフ状態となるため
、高速にデータを確定させることができ、遅延時間も少
なくなり、最高動作周波数f IIIIXを高めること
ができる。
ここで、上述の構造を有する本実施例の分周器について
、例えば第1のフリップフロップのデータ保持状態が反
転する場合について説明すると、先ず、当初正相クロッ
クΦ1が“L”レベルとされ、ループ35が“L″レベ
ルループ36が“H”レベルとする。このとき、上記A
NDゲート33.34の出力は”L”レベルであり、上
記NORゲート21の出力が“L”レベル、上記NOR
ゲートの出力が“H”レベルであり、さらに第2のフリ
・ツブフロップにおいては、上記逆相クロックΦ2は“
H″レベルANDゲート53の出力は″L″レベル、A
NDゲート54の出力はH”レベル、NORゲート41
の出力は“H″レベルNORゲート42の出力は″L″
レヘレベあるとする。
次に、この安定状態を反転させる信号として、上記正相
クロックΦ、が“H”レベル、上記逆相クロックΦ2が
″L″レベルにそれぞれ反転したものとする。この信号
によって、上記ANDゲート33.34.53.54の
うち、ANDNOゲートの出力が″H″レベルに転じ、
ANDゲート54の出力が”L″レベル転する。そして
、上記ANDゲート34の出力が”H”になったことに
より、第1のフリップフロップでその安定状態が反転す
ることになるが、本実施例の分周器では、上記トランス
ファゲート23.24にはそれぞれ“L”レベルとなっ
た逆相クロックΦ2が供給されることから、当該トラン
スファゲート23.24はそれぞれオフ状態になる。こ
のようにトランスファゲート23.24がオフ状態とな
ることから、上記出力帰還パス28.27はそれぞれ導
通状態から遮断状態となる。そして、このようにトラン
スファゲート23.24がオフ状態となって、遮断され
たそれぞれ出力帰還パス28.27は“L”レベルであ
る電圧■、が抵抗25.26を介してそれぞれNORゲ
ー)21.22に供給されることになる。
そして、上記NORゲート21では2人力が双方とも“
L”レベルであり、当富亥NORゲート21の出力レベ
ルはH”レベルに反転する。また、上記NORゲート2
2は2人力の一方が“H”レベルであり、抵抗26を介
して供給される電圧V、により他方の入力はL”レベル
である。よって当該NORゲート22の出力レベルは“
L”レベルに反転する。そして、このような第1のフリ
ップフロップのデータが上記第2のフリップフロップに
伝送されて、分周器全体で安定状態になり、次のクロッ
クを待機することになる。
ここで、従来の分周器と比較してみると、本実施例の分
周器では、フリップフロップの安定状態が反転する場合
に、上記トランスファゲート23.24がオフ状態とな
り出力帰還パス28.27が遮断され、上記抵抗25.
26を介して接続される″Lルベルにより高速にNOR
ゲートの反転データが確定することになる。これは従来
、一方のNORゲートのデータの遷移が生じてから他方
のNORゲートのデータの遷移が生ずるのと比較して、
本実施例の分周器においては、同時に双方のNORゲー
トでデータの確定が生ずることを意味する。そして、例
えば従来のN ORゲーI・の遅延時間をτ□とすると
、フリップフロップにおける遅延時間は2τ2.となる
が、本実施例の分周器ではオン・オフの時間αのみにな
り、従来の最高動作周波数f3.Xを1/(4τいう)
とすると、本実施例の分周器の最高動作周波数f mm
、は1/(2τpd+α)となって、最高動作周波数f
 IIIIXを高くすることができる。なお、このよう
な動作については、スレーブ部の各ゲートについても同
様である。
また、上述のAND−NORゲートについてその構成は
、D CF L (Direct Coupeled 
FET LogiC)ゲートでも良く、また、B F 
1.、 (Buffered FETLogic)ゲー
トでも良い。しかし、論理振幅の小さい方が電流等の流
れ込み等からスイッチとしてトランスファゲートを用い
た場合に有利であるため、第3図に示すようなりCFL
ゲートを用いることで、本回路の高速反転動作を一層動
作し易(させるものと考える。なお、第3図中、端子A
BはそれぞれANDゲートの2入力端子に対応し、端子
CはNORゲートの出力帰還パスの入力部に対応する。
また、スイッチとして、トランスファゲートを用いたと
きには、当該トランスファゲートのvth(闇値電圧)
は、−〇、5〜−1.0v程度の値であることが適当と
され、また、上記NORゲート1,2の入力レベルを確
定させる抵抗5,6の値は、大きい場合に入力の確定に
時間を要し、まくた、小さい場合には出力帰還パスを“
I]”レベルにするときに時間が必要となるため、第3
図に示す抵抗RLの2倍〜4倍程度が好適である。
なお、上述の実施例においては、NORゲートやAND
−NORゲートについて説明したが、他のゲート構造で
あっても良い。
H9発明の効果 本発明のフリップフロップ回路は、当該フリップフロッ
プの安定状態を反転させる信号が入力されるとき、上記
スイッチをオフ状態にし出力帰還パスを遮断状態にし、
当該フリップフロップを構成する2ゲートの入力データ
を早期に確定させる。
このため、2つのゲートで構成されるフリッププロップ
において、遷移状態にあるデータを高速に確定させるこ
とができ、ゲート固有の遅延時間を小さくして、反転動
作を高速化できる。
そして、例えば分周器においては、ゲートの遅延時間を
短縮することができることから、最高動作周波数f m
ayを高くすることができる。
【図面の簡単な説明】
第1図は本発明のフリップフロップ回路の一例を示す回
路図、第2図は本発明の第2の実施例にがかる分周器の
回路図、第3図は本発明のフリップフロップ回路に用い
て好適なりCFLゲートの一例を示す回路図、第4図は
従来の分周器を示す回路図である。 1.2.21,22.41.42・・・NORゲート 3.4・ ・ ・スイッチ 23.24.43.44・・・トランスファゲート 5.6.25.2G、45.46・・・抵抗7.8.2
7.2B、47.48・・・出力帰還パス 33.34.53.54・・・ANDNOゲート ・・
・正相クロック Φ2 ・・・逆相クロック 特 許 出 願 人  ソニー株式会社代理人   弁
理士     小部 見向         田村榮− 木亡来の分周器の一牙J −AO−

Claims (1)

    【特許請求の範囲】
  1. フリップフロップの出力帰還パスにそれぞれスイッチを
    配し、当該フリップフロップの安定状態を反転させる信
    号が入力されるとき、上記スイッチをオフ状態とするこ
    とを特徴とするフリップフロップ回路。
JP61138393A 1986-06-16 1986-06-16 フリツプフロツプ回路 Expired - Fee Related JPH084218B2 (ja)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4911050A (ja) * 1972-05-25 1974-01-31
JPS50126140U (ja) * 1974-03-30 1975-10-16
JPS59119917A (ja) * 1982-12-27 1984-07-11 Toshiba Corp 論理回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4911050A (ja) * 1972-05-25 1974-01-31
JPS50126140U (ja) * 1974-03-30 1975-10-16
JPS59119917A (ja) * 1982-12-27 1984-07-11 Toshiba Corp 論理回路

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