JPS6361805B2 - - Google Patents
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- JPS6361805B2 JPS6361805B2 JP53153537A JP15353778A JPS6361805B2 JP S6361805 B2 JPS6361805 B2 JP S6361805B2 JP 53153537 A JP53153537 A JP 53153537A JP 15353778 A JP15353778 A JP 15353778A JP S6361805 B2 JPS6361805 B2 JP S6361805B2
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- Japan
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- gate
- output
- inverting logic
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- logic gate
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- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
Description
本発明はMOS集積回路化に適したプリセツト
またはクリア付のフリツプフロツプ回路に関す
る。 本出願人は、Ｊ入力、Ｋ入力とかクロツク信号
に影響されずに、プリセツト、クリア入力で出力
Ｑ、のレベルを確定し得るＪ−Ｋフリツプフロ
ツプ回路として、第１図に示されるものを提案し
た（特願昭53−113341号）。いまこのフリツプフ
ロツプにプリセツトをかけた場合を考えてみる。
プリセツトもクリアもかけない場合は、Preset＝
“１”、Clear＝“１”なので、プリセツトをかけて
Preset＝“０”とすれば、インバータ１の出力は
“１”で、ノアゲート２の出力は“０”、従つて出
力Ｑは“１”となる。一方、インバータ３の出力
は“０”なので、ナンドゲート４の出力QMは
“１”であり、またクリア入力Clearは“１”なの
で、インバータ５の出力は“０”、インバータ６
の出力は“１”である。またオアゲート７の出力
は、インバータ１の出力が“１”であることによ
り、“１”となり、結局ナンドゲート８の入力は
全て“１”となるから、出力Mは“０”となる。
これによりアンドゲート９の出力は“０”で、結
局ノアゲート１０の入力は全て“０”となるか
ら、その出力QSは“１”、従つて出力は“０”
となるものである。このようにプリセツトをかけ
た場合にＱ＝１が定まるには、インバータ１、ノ
アゲート２、インバータ１１の３段のゲートで済
むが、出力＝０が定まるには、インバータ１，
３、ナンドゲート４，８、ノアゲート１０（アン
ドゲート９を含む）、インバータ１２の６段のゲ
ートを必要とする。またゲート１〜１７を見れば
分るように、第１図の回路は上側と下側が対称的
な構成だから、クリアをかけた場合も、上記プリ
セツトをかけた場合と同様のことがいえる。 なお上記ゲート段数を数えるとき、例えば前段
のアンドゲート９を含めて後段のノアゲート１０
を１段と数えたが、このことは集積回路において
は正しい。というのは、集積回路においては電源
（例えば接地）から出力（例えばゲート１０の出
力）までが１パスのものを１段とする。だから実
際の配線図でゲート９，１０を画くと、これら両
ゲート回路の電源からゲート１０の出力までが１
パスとなり、ゲート９，１０は分けられない関係
となり、従つてこれら両者でゲート１段と数え
る。このことは、後述のゲート段数の数え方でも
同じことが云える。 上記のようにプリセツト、クリア共に該信号が
入力されてから出力Ｑまたはが定まるには、ゲ
ート３段分の応答時間で済むが、逆相出力また
はＱに対してはゲート６段分の応答時間がかか
り、結局この応答時間が第１図の回路を用いた場
合のプリセツトまたはクリアをかけた時の応答時
間となる。 一方、クロツク入力Clockに対する第１図の回
路の応答時間を考えてみると、この回路はクロツ
ク入力に対して“１”アクテイブだから、出力端
Ｑ、の応答時間は、QM、Mがクロツク入力＝
０の間に定まつていれば、ノアゲート２及びイン
バータ１１、またはノアゲート１０及びインバー
タ１２のゲート２段の応答時間で済む。 ところで、現在集積回路は高速動作、低消費電
力化を志向しており、第１図の回路について該回
路を構成するMOSトランジスタのスイツチング
速度を速めても、前述のように出力Ｑ、が定ま
るのにゲート段数の差があると、プリセツトまた
はクリアをかけるシステムの高速化が阻害される
ものであつた。またこのシステムを単チヤンネル
型MOSトランジスタで構成した場合には、両出
力Ｑ、が共に確実に定まるまでは、これら出力
が同レベルになる期間があり、その期間だけ出力
部に直流パスが生じて、無駄な電流が消費される
ものであつた。 本発明は上記実情に鑑みてなされたもので、プ
リセツトまたはクリアをかけた際に各出力端のレ
ベルが定まるまでの応答時間の差を少くすること
により、高速動作及び低消費電力化が可能となる
フリツプフロツプ回路を提供しようとするもので
ある。 以下第２図を参照して本発明の一実施例を説明
する。なお本実施例は第１図のものと構成的に対
応するので、対応する個所には同一符号を用い
る。第２図に示される如く入力Ｊは、インバータ
１５を介してオアゲート１４の一入力端に接続さ
れ、入力Ｋは、インバータ１６を介してオアゲー
ト７の一入力端に接続される。クロツク入力
Clockはインバータ１７を介してオアゲート１
４，７の一入力端に接続され、プリセツト入力
Presetはインバータ１を介してオアゲート７の一
入力端に接続され、クリア入力Clearはインバー
タ５を介してオアゲート１４の一入力端に接続さ
れる。オアゲート１４の出力端はナンドゲート４
の一入力端に接続され、オアゲート７の出力端は
ナンドゲート８の入力端に接続される。ナンドゲ
ート４の出力端はアンドゲート１３の一入力端及
びナンドゲート８の一入力端に接続され、ナンド
ゲート８の出力端はアンドゲート９の一入力端及
びナンドゲート４の一入力端に接続される。イン
バータ１７の出力端はアンドゲート１３，９の一
入力端に接続され、インバータ５の出力端はイン
バータ６を介してナンドゲート８、アンドゲート
１３の一入力端に接続され、インバータ１の出力
端はインバータ３を介してナンドゲート４、アン
ドゲート９の一入力端に接続される。アンドゲー
ト１３の出力端は、ノアゲート２の一入力端に、
アンドゲート９の出力端はノアゲート１０の一入
力端に接続される。ノアゲート２の一入力端には
インバータ１の出力端が、他の入力端にはノアゲ
ート１０の出力端が接続される。ノアゲート１０
の一入力端にはインバータ５の出力端が、他の入
力端にはノアゲート２の出力端が接続される。ノ
アゲート２の出力端はオアゲート７の一入力端に
接続され、またノアゲート２の出力端はインバー
タ１１を介して出力Ｑの送出端に接続される。ノ
アゲート１０の出力端はオアゲート１４の一入力
端に接続され、またノアゲート１０の出力端はイ
ンバータ１２を介して出力の送出端に接続され
る。 この第２図の回路において、ナンドゲート４，
８及びオアゲート７，１４はマスターフリツプフ
ロツプ回路１９を構成し、ノアゲート２，１０及
びアンドゲート９，１３はスレーブフリツプフロ
ツプ回路２０を構成している。 次に第２図に示されるＪ−Ｋフリツプフロツプ
にプリセツトをかけた場合には、プリセツト入力
Preset＝０、クリア入力Clear＝１だから、イン
バータ１の出力は“１”、これによりノアゲート
２の出力は“０”、従つてインバータ１１の出力
Ｑは“１”となる。一方、インバータ１の出力は
“１”だからインバータ３の出力は“０”、従つて
アンドゲート９の出力は“０”となる。また上記
のようにノアゲート２の出力は“０”、インバー
タ５の出力も“０”により、ノアゲート１０の出
力は“１”、従つてインバータ１２の出力は
“０”となる。 このようにプリセツトをかけてから、出力Ｑが
“１”に定まるには、インバータ１、ノアゲート
２、インバータ１１の３段のゲートで済む。また
出力が“０”に定まるには、インバータ１，
３、ノアゲート１０、インバータ１２の４段のゲ
ートで済む。従つて第２図の回路は第１図のもの
と比較して、プリセツトをかけてから出力Ｑ、
が定まるまでに要するゲート段数が少ないし、か
つＱ、間のゲート段数差は、４−３＝１段のみ
となるから、第２図の回路を構成する個々の
MOSトランジスタのスイツチング速度を早めれ
ば、応答時間を大幅に短縮できるようになる。ま
た上記出力Ｑ、間で応答時間差が少ないという
ことは、出力Ｑ、が同レベルになることにより
生じる無駄な電流を減少できるので、低消費電力
化も可能となる。また第２図の回路は上側と下側
が対称的な構成であるから、クリアをかけた場合
も、上記プリセツトをかけた場合と同様のことが
言えるものである。 次に示す表は、第２図のフリツプフロツプ回路
の動作をまとめて表示した真理値表であり、第４
図ａは第２図の回路をCMOS（相補型MOS）回路
で実現した場合の具体的回路例、第４図ｂは第４
図ａの動作波形図である。
またはクリア付のフリツプフロツプ回路に関す
る。 本出願人は、Ｊ入力、Ｋ入力とかクロツク信号
に影響されずに、プリセツト、クリア入力で出力
Ｑ、のレベルを確定し得るＪ−Ｋフリツプフロ
ツプ回路として、第１図に示されるものを提案し
た（特願昭53−113341号）。いまこのフリツプフ
ロツプにプリセツトをかけた場合を考えてみる。
プリセツトもクリアもかけない場合は、Preset＝
“１”、Clear＝“１”なので、プリセツトをかけて
Preset＝“０”とすれば、インバータ１の出力は
“１”で、ノアゲート２の出力は“０”、従つて出
力Ｑは“１”となる。一方、インバータ３の出力
は“０”なので、ナンドゲート４の出力QMは
“１”であり、またクリア入力Clearは“１”なの
で、インバータ５の出力は“０”、インバータ６
の出力は“１”である。またオアゲート７の出力
は、インバータ１の出力が“１”であることによ
り、“１”となり、結局ナンドゲート８の入力は
全て“１”となるから、出力Mは“０”となる。
これによりアンドゲート９の出力は“０”で、結
局ノアゲート１０の入力は全て“０”となるか
ら、その出力QSは“１”、従つて出力は“０”
となるものである。このようにプリセツトをかけ
た場合にＱ＝１が定まるには、インバータ１、ノ
アゲート２、インバータ１１の３段のゲートで済
むが、出力＝０が定まるには、インバータ１，
３、ナンドゲート４，８、ノアゲート１０（アン
ドゲート９を含む）、インバータ１２の６段のゲ
ートを必要とする。またゲート１〜１７を見れば
分るように、第１図の回路は上側と下側が対称的
な構成だから、クリアをかけた場合も、上記プリ
セツトをかけた場合と同様のことがいえる。 なお上記ゲート段数を数えるとき、例えば前段
のアンドゲート９を含めて後段のノアゲート１０
を１段と数えたが、このことは集積回路において
は正しい。というのは、集積回路においては電源
（例えば接地）から出力（例えばゲート１０の出
力）までが１パスのものを１段とする。だから実
際の配線図でゲート９，１０を画くと、これら両
ゲート回路の電源からゲート１０の出力までが１
パスとなり、ゲート９，１０は分けられない関係
となり、従つてこれら両者でゲート１段と数え
る。このことは、後述のゲート段数の数え方でも
同じことが云える。 上記のようにプリセツト、クリア共に該信号が
入力されてから出力Ｑまたはが定まるには、ゲ
ート３段分の応答時間で済むが、逆相出力また
はＱに対してはゲート６段分の応答時間がかか
り、結局この応答時間が第１図の回路を用いた場
合のプリセツトまたはクリアをかけた時の応答時
間となる。 一方、クロツク入力Clockに対する第１図の回
路の応答時間を考えてみると、この回路はクロツ
ク入力に対して“１”アクテイブだから、出力端
Ｑ、の応答時間は、QM、Mがクロツク入力＝
０の間に定まつていれば、ノアゲート２及びイン
バータ１１、またはノアゲート１０及びインバー
タ１２のゲート２段の応答時間で済む。 ところで、現在集積回路は高速動作、低消費電
力化を志向しており、第１図の回路について該回
路を構成するMOSトランジスタのスイツチング
速度を速めても、前述のように出力Ｑ、が定ま
るのにゲート段数の差があると、プリセツトまた
はクリアをかけるシステムの高速化が阻害される
ものであつた。またこのシステムを単チヤンネル
型MOSトランジスタで構成した場合には、両出
力Ｑ、が共に確実に定まるまでは、これら出力
が同レベルになる期間があり、その期間だけ出力
部に直流パスが生じて、無駄な電流が消費される
ものであつた。 本発明は上記実情に鑑みてなされたもので、プ
リセツトまたはクリアをかけた際に各出力端のレ
ベルが定まるまでの応答時間の差を少くすること
により、高速動作及び低消費電力化が可能となる
フリツプフロツプ回路を提供しようとするもので
ある。 以下第２図を参照して本発明の一実施例を説明
する。なお本実施例は第１図のものと構成的に対
応するので、対応する個所には同一符号を用い
る。第２図に示される如く入力Ｊは、インバータ
１５を介してオアゲート１４の一入力端に接続さ
れ、入力Ｋは、インバータ１６を介してオアゲー
ト７の一入力端に接続される。クロツク入力
Clockはインバータ１７を介してオアゲート１
４，７の一入力端に接続され、プリセツト入力
Presetはインバータ１を介してオアゲート７の一
入力端に接続され、クリア入力Clearはインバー
タ５を介してオアゲート１４の一入力端に接続さ
れる。オアゲート１４の出力端はナンドゲート４
の一入力端に接続され、オアゲート７の出力端は
ナンドゲート８の入力端に接続される。ナンドゲ
ート４の出力端はアンドゲート１３の一入力端及
びナンドゲート８の一入力端に接続され、ナンド
ゲート８の出力端はアンドゲート９の一入力端及
びナンドゲート４の一入力端に接続される。イン
バータ１７の出力端はアンドゲート１３，９の一
入力端に接続され、インバータ５の出力端はイン
バータ６を介してナンドゲート８、アンドゲート
１３の一入力端に接続され、インバータ１の出力
端はインバータ３を介してナンドゲート４、アン
ドゲート９の一入力端に接続される。アンドゲー
ト１３の出力端は、ノアゲート２の一入力端に、
アンドゲート９の出力端はノアゲート１０の一入
力端に接続される。ノアゲート２の一入力端には
インバータ１の出力端が、他の入力端にはノアゲ
ート１０の出力端が接続される。ノアゲート１０
の一入力端にはインバータ５の出力端が、他の入
力端にはノアゲート２の出力端が接続される。ノ
アゲート２の出力端はオアゲート７の一入力端に
接続され、またノアゲート２の出力端はインバー
タ１１を介して出力Ｑの送出端に接続される。ノ
アゲート１０の出力端はオアゲート１４の一入力
端に接続され、またノアゲート１０の出力端はイ
ンバータ１２を介して出力の送出端に接続され
る。 この第２図の回路において、ナンドゲート４，
８及びオアゲート７，１４はマスターフリツプフ
ロツプ回路１９を構成し、ノアゲート２，１０及
びアンドゲート９，１３はスレーブフリツプフロ
ツプ回路２０を構成している。 次に第２図に示されるＪ−Ｋフリツプフロツプ
にプリセツトをかけた場合には、プリセツト入力
Preset＝０、クリア入力Clear＝１だから、イン
バータ１の出力は“１”、これによりノアゲート
２の出力は“０”、従つてインバータ１１の出力
Ｑは“１”となる。一方、インバータ１の出力は
“１”だからインバータ３の出力は“０”、従つて
アンドゲート９の出力は“０”となる。また上記
のようにノアゲート２の出力は“０”、インバー
タ５の出力も“０”により、ノアゲート１０の出
力は“１”、従つてインバータ１２の出力は
“０”となる。 このようにプリセツトをかけてから、出力Ｑが
“１”に定まるには、インバータ１、ノアゲート
２、インバータ１１の３段のゲートで済む。また
出力が“０”に定まるには、インバータ１，
３、ノアゲート１０、インバータ１２の４段のゲ
ートで済む。従つて第２図の回路は第１図のもの
と比較して、プリセツトをかけてから出力Ｑ、
が定まるまでに要するゲート段数が少ないし、か
つＱ、間のゲート段数差は、４−３＝１段のみ
となるから、第２図の回路を構成する個々の
MOSトランジスタのスイツチング速度を早めれ
ば、応答時間を大幅に短縮できるようになる。ま
た上記出力Ｑ、間で応答時間差が少ないという
ことは、出力Ｑ、が同レベルになることにより
生じる無駄な電流を減少できるので、低消費電力
化も可能となる。また第２図の回路は上側と下側
が対称的な構成であるから、クリアをかけた場合
も、上記プリセツトをかけた場合と同様のことが
言えるものである。 次に示す表は、第２図のフリツプフロツプ回路
の動作をまとめて表示した真理値表であり、第４
図ａは第２図の回路をCMOS（相補型MOS）回路
で実現した場合の具体的回路例、第４図ｂは第４
図ａの動作波形図である。
【表】
【表】
第３図は本発明にＤ型フリツプフロツプを用い
た場合の実施例である。なお本実施例において、
前記実施例と対応し得る個所には同一符号を用
い、かつ適宜２個のダツシユを付しておく。ここ
での構成の特徴は、入力Ｄの供給端を、インバー
タ４１″を介してオアゲート１４″の一入力端に接
続し、またこのインバータ４１″の出力端をイン
バータ４２″を介してオアゲート７″の一入力端に
接続している。またプリセツト入力Presetを、ス
レーブフリツプフロツプ２０のアンドゲート９″
の一入力端に接続し、またインバータ１″を介し
てノアゲート２″の一入力端に接続している。一
方、クリア入力Clearを、スレーブフリツプフロ
ツプ２０のアンドゲート１３″の一入力端に接続
し、またインバータ５″を介してノアゲート１
０″の一入力端に接続している。 次に示す真理値表は、本Ｄ型フリツプフロツプ
の動作を示すものである。
た場合の実施例である。なお本実施例において、
前記実施例と対応し得る個所には同一符号を用
い、かつ適宜２個のダツシユを付しておく。ここ
での構成の特徴は、入力Ｄの供給端を、インバー
タ４１″を介してオアゲート１４″の一入力端に接
続し、またこのインバータ４１″の出力端をイン
バータ４２″を介してオアゲート７″の一入力端に
接続している。またプリセツト入力Presetを、ス
レーブフリツプフロツプ２０のアンドゲート９″
の一入力端に接続し、またインバータ１″を介し
てノアゲート２″の一入力端に接続している。一
方、クリア入力Clearを、スレーブフリツプフロ
ツプ２０のアンドゲート１３″の一入力端に接続
し、またインバータ５″を介してノアゲート１
０″の一入力端に接続している。 次に示す真理値表は、本Ｄ型フリツプフロツプ
の動作を示すものである。
【表】
第３図においてプリセツトをかけた場合、プリ
セツト入力Preset＝０、クリア入力Clear＝１だ
から、インバータ１″の出力は“１”、これにより
ノアゲート２″の出力は“０”、従つてインバータ
１１″の出力Ｑは“１”となる。一方、プリセツ
ト入力Preset＝０だから、アンドゲート９″の出
力は“０”、ノアゲート２″の出力は上記したよう
に“０”、インバータ５″の出力は“０”、従つて
ノアゲート１０″の出力は“１”となり、インバ
ータ１２″の出力は“０”となる。 このようにプリセツトをかけた場合、出力Ｑ側
はインバータ１″、ノアゲート２″、インバータ１
１″の３段で出力レベルが定まり、出力側はノ
アゲート１０″、インバータ１２″の２段で定ま
る。両出力間の段数差は１段である。従つて第３
図のものは第２図のものと同様の効果が得られ
る。また第３図にクリアをかけた場合も、回路の
上側と下側つまりプリセツト入力供給ラインとク
リア入力供給ラインは対称構造であるから、上記
プリセツトの場合と同様のことが云えるものであ
る。 なお本発明は実施例のみに限定されるものでは
なく、例えばＪ、Ｋの両入力に“１”を供給すれ
ばバイナリーフリツプフロツプとなるように、
種々のフリツプフロツプに適用可能であり、また
CMOS型のみに限られず、片チヤネル型MOSな
ど種種のタイプのものに適用できる。また実施例
ではプリセツトとクリアの双方をかける構成とし
たが、いずれか一方のみとしてもよい。 以上説明した如く本発明によれば、プリセツト
またはクリアをかけた際に各出力端のレベルが定
まるまでの応答時間及びその差を少なくできるの
で、高速動作及び低消費電力化が可能なフリツプ
フロツプ回路を提供できるものである。
セツト入力Preset＝０、クリア入力Clear＝１だ
から、インバータ１″の出力は“１”、これにより
ノアゲート２″の出力は“０”、従つてインバータ
１１″の出力Ｑは“１”となる。一方、プリセツ
ト入力Preset＝０だから、アンドゲート９″の出
力は“０”、ノアゲート２″の出力は上記したよう
に“０”、インバータ５″の出力は“０”、従つて
ノアゲート１０″の出力は“１”となり、インバ
ータ１２″の出力は“０”となる。 このようにプリセツトをかけた場合、出力Ｑ側
はインバータ１″、ノアゲート２″、インバータ１
１″の３段で出力レベルが定まり、出力側はノ
アゲート１０″、インバータ１２″の２段で定ま
る。両出力間の段数差は１段である。従つて第３
図のものは第２図のものと同様の効果が得られ
る。また第３図にクリアをかけた場合も、回路の
上側と下側つまりプリセツト入力供給ラインとク
リア入力供給ラインは対称構造であるから、上記
プリセツトの場合と同様のことが云えるものであ
る。 なお本発明は実施例のみに限定されるものでは
なく、例えばＪ、Ｋの両入力に“１”を供給すれ
ばバイナリーフリツプフロツプとなるように、
種々のフリツプフロツプに適用可能であり、また
CMOS型のみに限られず、片チヤネル型MOSな
ど種種のタイプのものに適用できる。また実施例
ではプリセツトとクリアの双方をかける構成とし
たが、いずれか一方のみとしてもよい。 以上説明した如く本発明によれば、プリセツト
またはクリアをかけた際に各出力端のレベルが定
まるまでの応答時間及びその差を少なくできるの
で、高速動作及び低消費電力化が可能なフリツプ
フロツプ回路を提供できるものである。
第１図はマスタースレーブフリツプフロツプ回
路図、第２図、第３図は本発明の各実施例の回路
図、第４図ａは第２図の具体例を示す回路図、同
図ｂは同図ａの動作を示すタイミング波形図であ
る。 １，１″，３，５，５″，６，１１，１１″，１
２，１２″……インバータ、２，２″１０，１０″
……ノアゲート、４，４″，８，８″……ナンドゲ
ート、７，７″，１４，１４″……オアゲート、
９，９″，１３，１３″……アンドゲート、１９…
…マスターフリツプフロツプ、２０……スレーブ
フリツプフロツプ。
路図、第２図、第３図は本発明の各実施例の回路
図、第４図ａは第２図の具体例を示す回路図、同
図ｂは同図ａの動作を示すタイミング波形図であ
る。 １，１″，３，５，５″，６，１１，１１″，１
２，１２″……インバータ、２，２″１０，１０″
……ノアゲート、４，４″，８，８″……ナンドゲ
ート、７，７″，１４，１４″……オアゲート、
９，９″，１３，１３″……アンドゲート、１９…
…マスターフリツプフロツプ、２０……スレーブ
フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 第１の反転論理ゲート４または４″の入出力
端と第２の反転論理ゲート８または８″の出入力
端とを互いに接続し前記第１、第２の反転論理ゲ
ートの一入力端にそれぞれ第１の非反転論理ゲー
ト１４または１４″、第２の非反転論理ゲート７
または７″を縦続接続したマスターフリツプフロ
ツプと、第３の反転論理ゲート２または２″の入
出力端と第４の反転論理ゲート１０または１０″
の出入力端とを互いに接続し前記第３、第４の反
転論理ゲートの一入力端にそれぞれ第３の非反転
論理ゲート１３または１３″、第４の非反転論理
ゲート９または９″を縦続接続し第３、第４の非
反転論理ゲートの一入力端にそれぞれ第１、第２
の反転論理ゲートの出力端が接続されたスレーブ
フリツプフロツプと、前記第３の反転論理ゲート
の他の入力端に制御信号を供給しかつその反転信
号を第４の非反転論理ゲートの他の入力端に供給
し前記スレーブフリツプフロツプの出力及びその
反転出力を設定する制御信号供給ラインとを具備
したことを特徴とするフリツプフロツプ回路。 ２ 第１の反転論理ゲート４または４″の入出力
端と第２の反転論理ゲート８または８″の出入力
端とを互いに接続し前記第１、第２の反転論理ゲ
ートの一入力端にそれぞれ第１の非反転論理ゲー
ト１４または１４″、第２の非反転論理ゲート７
または７″を縦続接続したマスターフリツプフロ
ツプと、第３の反転論理ゲート２または２″の入
出力端と第４の反転論理ゲート１０または１０″
の出入力端とを互いに接続し前記第３、第４の反
転論理ゲートの一入力端にそれぞれ第３の非反転
論理ゲート１３または１３″、第４の非反転論理
ゲート９または９″を縦続接続し第３、第４の非
反転論理ゲートの一入力端にそれぞれ第１、第２
の反転論理ゲートの出力端が接続されたスレーブ
フリツプフロツプと、前記第３の反転論理ゲート
の他の入力端にプリセツト入力を供給しかつその
反転入力を第４の非反転論理ゲートの他の入力端
に供給しスレーブフリツプフロツプの出力及びそ
の反転出力を設定するプリセツト入力供給ライン
と、前記第４の反転論理ゲートの他の入力端にク
リア入力を供給しかつその反転入力を第３の非反
転論理ゲートの他の入力端に供給しスレーブフリ
ツプフロツプの出力及びその反転出力を設定する
クリア入力供給ラインとを具備したことを特徴と
するフリツプフロツプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15353778A JPS5579523A (en) | 1978-12-12 | 1978-12-12 | Flip-flop circuit |
| US06/101,103 US4356411A (en) | 1978-12-12 | 1979-12-07 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15353778A JPS5579523A (en) | 1978-12-12 | 1978-12-12 | Flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5579523A JPS5579523A (en) | 1980-06-16 |
| JPS6361805B2 true JPS6361805B2 (ja) | 1988-11-30 |
Family
ID=15564675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15353778A Granted JPS5579523A (en) | 1978-12-12 | 1978-12-12 | Flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5579523A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504284Y2 (ja) * | 1988-11-21 | 1996-07-10 | 日本電信電話株式会社 | 二波長共振形のスリ―ブアンテナ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6181221U (ja) * | 1984-11-01 | 1986-05-29 |
-
1978
- 1978-12-12 JP JP15353778A patent/JPS5579523A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504284Y2 (ja) * | 1988-11-21 | 1996-07-10 | 日本電信電話株式会社 | 二波長共振形のスリ―ブアンテナ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5579523A (en) | 1980-06-16 |
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