JPS6181221U - - Google Patents

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JPS6181221U
JPS6181221U JP16610884U JP16610884U JPS6181221U JP S6181221 U JPS6181221 U JP S6181221U JP 16610884 U JP16610884 U JP 16610884U JP 16610884 U JP16610884 U JP 16610884U JP S6181221 U JPS6181221 U JP S6181221U
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JP
Japan
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signal
gate
input
inputs
ninth
Prior art date
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JP16610884U
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Description

【図面の簡単な説明】
第１図は本考案の実施例を示す回路図、第２図
は第１図に示された回路の動作を示すタイミング
図、第３図は従来例を示す回路図、第４図は第３
図に示された回路の動作を示すタイミング図であ
る。 １，２，３，４，５，６，７，８，９，１０…
NANDゲート、１１，１２，１３，１４，１５，１
６，１７，１８…インバータ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 縦続接続された第１、第２、第３、第４及び第
    ５のゲート回路と、縦続接続された第６、第７、
    第８、第９及び第１０のゲート回路とが対象的に
    設けられ、前記第１のゲート回路の入力にデータ
    入力信号あるいはその反転信号、及び、前記第４
    のゲート回路の出力が印加され、前記第６のゲー
    ト回路の入力に前記第１のゲート回路に印加され
    た信号と反転する信号、及び、前記第９のゲート
    回路の出力が印加され、前記第５及び第１０のゲ
    ート回路の互いの入出力がたすきがけに接続され
    、前記第２及び第７のゲート回路の入力と前記第
    ４及び第９のゲート回路の出力とが互いにたすき
    がけに接続され、前記第３及び第５のゲート回路
    の入力にセツト信号が印加され、前記第８及び第
    １０のゲート回路の入力にリセツト信号が印加さ
    れ、前記第４及び第９のゲート回路の入力にクロ
    ツク信号及びセツト信号あるいはリセツト信号が
    印加されることを特徴とするＤ型フリツプフロツ
    プ。
JP16610884U 1984-11-01 1984-11-01 Pending JPS6181221U (ja)

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JP16610884U JPS6181221U (ja) 1984-11-01 1984-11-01

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JPS6181221U true JPS6181221U (ja) 1986-05-29

Family

ID=30723944

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JP16610884U Pending JPS6181221U (ja) 1984-11-01 1984-11-01

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5579523A (en) * 1978-12-12 1980-06-16 Toshiba Corp Flip-flop circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5579523A (en) * 1978-12-12 1980-06-16 Toshiba Corp Flip-flop circuit

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