JPS593882B2 - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPS593882B2 JPS593882B2 JP53092930A JP9293078A JPS593882B2 JP S593882 B2 JPS593882 B2 JP S593882B2 JP 53092930 A JP53092930 A JP 53092930A JP 9293078 A JP9293078 A JP 9293078A JP S593882 B2 JPS593882 B2 JP S593882B2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- terminal
- effect transistor
- insulated gate
- gate field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート形電界効果トランジスタ（以下Ｍ
Ｏ８Ｔと略称する。
Ｏ８Ｔと略称する。
）を用いた差動増幅器の改良に関するものである。
第１図は従来の差動増幅器の回路構成図で、図において
、１は正の電源端子、２は接地端子、３および４は正電
源端子１と接地端子２との間に互に直列にして接続され
たＮチャネルの第１および第２のＭＯ８Ｔ、５および６
は同じく正電源端子１と接地端子２との間に互いに直列
にして接続されたＮチャネルの第３および第４のＭＯ８
Ｔ、７は第１のＭＯ８Ｔ３のゲートに接続された第１の
入力端子、８は第３のＭＯ８Ｔ５のゲートに接続された
第２の入力端子、９は第１のＭＯＳ Ｔ ３および第２
のＭＯＳ Ｔ ４の接続中間点と第４のＭＯＳ Ｔ ６
のゲートとの接続点から引出した第１の出力端子、１０
は第３のＭＯ８Ｔ５および第４のＭＯＳ Ｔ ６の接続
中間点と第２のＭＯＳ Ｔ ４のゲートとの接続点から
引出した第２の出力端子、１１および１２はそれぞれ第
２のＭＯ８Ｔ４および第４のＭＯ８Ｔ６のゲートと接地
点との間の浮遊容量である。
、１は正の電源端子、２は接地端子、３および４は正電
源端子１と接地端子２との間に互に直列にして接続され
たＮチャネルの第１および第２のＭＯ８Ｔ、５および６
は同じく正電源端子１と接地端子２との間に互いに直列
にして接続されたＮチャネルの第３および第４のＭＯ８
Ｔ、７は第１のＭＯ８Ｔ３のゲートに接続された第１の
入力端子、８は第３のＭＯ８Ｔ５のゲートに接続された
第２の入力端子、９は第１のＭＯＳ Ｔ ３および第２
のＭＯＳ Ｔ ４の接続中間点と第４のＭＯＳ Ｔ ６
のゲートとの接続点から引出した第１の出力端子、１０
は第３のＭＯ８Ｔ５および第４のＭＯＳ Ｔ ６の接続
中間点と第２のＭＯＳ Ｔ ４のゲートとの接続点から
引出した第２の出力端子、１１および１２はそれぞれ第
２のＭＯ８Ｔ４および第４のＭＯ８Ｔ６のゲートと接地
点との間の浮遊容量である。
第１図に示した回路は第１のＭＯＳ Ｔ ３および第２
のＭＯ８Ｔ４は第１のインバータを構成し、第３のＭＯ
８Ｔ５および第４のＭＯ８Ｔ６は第２のインバータを構
成し、しかも、両インバータの駆動トランジスタを構成
する第２のＭＯ８Ｔ４および第４のＭＯ８Ｔ６のドレイ
ンが互いに相手のゲートに接続されているので差動増幅
動作をすることは容易に理解できよう。
のＭＯ８Ｔ４は第１のインバータを構成し、第３のＭＯ
８Ｔ５および第４のＭＯ８Ｔ６は第２のインバータを構
成し、しかも、両インバータの駆動トランジスタを構成
する第２のＭＯ８Ｔ４および第４のＭＯ８Ｔ６のドレイ
ンが互いに相手のゲートに接続されているので差動増幅
動作をすることは容易に理解できよう。
第２図はその動作を説明するだめの特性曲線図で、横軸
は第１の出力端子９０電位Ｖ４、縦軸は第２の出力端子
１０の電位■２を示す。
は第１の出力端子９０電位Ｖ４、縦軸は第２の出力端子
１０の電位■２を示す。
いま、第１の入力端子７が正電源電位（以下高レベルと
いう。
いう。
）に、第２の入力端子８が接地電位（以下低レベルとい
う。
う。
）にあるものとすると、第１のＭＯ８Ｔ３は低抵抗、第
３のＭＯ８Ｔ５は高抵抗を示す。
３のＭＯ８Ｔ５は高抵抗を示す。
従って、第１のインバータの入力対出力特性すなわち電
位■２対電位■１は曲線Ｉのようになり、第２のインバ
ータの入力対出力特性すなわち電位■１対電位■２は曲
線■のようになる。
位■２対電位■１は曲線Ｉのようになり、第２のインバ
ータの入力対出力特性すなわち電位■１対電位■２は曲
線■のようになる。
これに伴って、との差動増幅器の動作点は両開線Ｉ。
■の交点Ｐに落ちつき、第１の出力端子の電位が高レベ
ル、第２の出力端子の電位が低レベルになる。
ル、第２の出力端子の電位が低レベルになる。
そして、第１の入力端子７と第２の入力端子８との電位
関係が逆になると、すべての関係が互いに逆になり■１
が第１の出力端子９、■１が第２の出力端子１０の電位
を表わすようにする。
関係が逆になると、すべての関係が互いに逆になり■１
が第１の出力端子９、■１が第２の出力端子１０の電位
を表わすようにする。
このように、第１図に示した回路では、第１のＭＯ８Ｔ
３および第３のＭＯ８Ｔ５のゲートに入力信号を供給し
て、第２のＭＯ８Ｔ４と第４のＭＯ８Ｔ６とで構成され
るフリップフロップの安定をくずして状態を反転させる
ようになっており、入力の低レベルとＭＯ８Ｔのしきい
値電圧Ｖ’ｒＨとの直接的なかかわりがないため、低レ
ベルがしきい値電圧Ｖ より高くても安定に動作する
のではあるが、Ｈ 入力の変化に対する応答速度が遅いという欠点をもって
いる。
３および第３のＭＯ８Ｔ５のゲートに入力信号を供給し
て、第２のＭＯ８Ｔ４と第４のＭＯ８Ｔ６とで構成され
るフリップフロップの安定をくずして状態を反転させる
ようになっており、入力の低レベルとＭＯ８Ｔのしきい
値電圧Ｖ’ｒＨとの直接的なかかわりがないため、低レ
ベルがしきい値電圧Ｖ より高くても安定に動作する
のではあるが、Ｈ 入力の変化に対する応答速度が遅いという欠点をもって
いる。
すなわち、第１の入力端子７が高レベル、第２の入力端
子８が低レベルにあり、第１の出力端子９が高レベル、
第２の出力端子１０が低レベルにあるとする。
子８が低レベルにあり、第１の出力端子９が高レベル、
第２の出力端子１０が低レベルにあるとする。
この状態から入力が反転して、第１の入力端子７が低レ
ベル、第２の入力端子８が高レベルに変化した場合を考
えると、第２のＭＯ８Ｔ４と第４のＭＯ８Ｔ６とはそれ
ぞれゲートにある浮遊容量１Ｌ１２のため、しばらくは
、それぞれオフ（ＯＦＦ）および（ＯＮ）状態を保持す
る。
ベル、第２の入力端子８が高レベルに変化した場合を考
えると、第２のＭＯ８Ｔ４と第４のＭＯ８Ｔ６とはそれ
ぞれゲートにある浮遊容量１Ｌ１２のため、しばらくは
、それぞれオフ（ＯＦＦ）および（ＯＮ）状態を保持す
る。
入力の反転によってＯＮ状態になった第３のＭＯ８Ｔ５
と同じ（ＯＮ状態にある第４のＭＯ８Ｔ６とによって分
圧された電源電圧によって浮遊容量１１は充電され所定
時間経過して、その充電電圧が第２のＭＯ８Ｔ４のしき
い値ＶＴＲに達するまでは第２のＭＯ８Ｔ４はＯＮ状態
にならず、従って浮遊容量１２の電荷は保持され、第２
のＭＯＳ Ｔ ４と第４のＭＯ８Ｔ６との導通関係は変
化しない。
と同じ（ＯＮ状態にある第４のＭＯ８Ｔ６とによって分
圧された電源電圧によって浮遊容量１１は充電され所定
時間経過して、その充電電圧が第２のＭＯ８Ｔ４のしき
い値ＶＴＲに達するまでは第２のＭＯ８Ｔ４はＯＮ状態
にならず、従って浮遊容量１２の電荷は保持され、第２
のＭＯＳ Ｔ ４と第４のＭＯ８Ｔ６との導通関係は変
化しない。
上記浮遊容量１１の充電が進んで充電電圧が上記しきい
値電圧ＶＴＨを超えると、第２のＭＯ８Ｔ４はＯＮ状態
となり、これによって浮遊容量１２の電荷は放電し、第
４のＭＯＳ Ｔ ６はＯＦＦ状態となって、反転動作は
完了する。
値電圧ＶＴＨを超えると、第２のＭＯ８Ｔ４はＯＮ状態
となり、これによって浮遊容量１２の電荷は放電し、第
４のＭＯＳ Ｔ ６はＯＦＦ状態となって、反転動作は
完了する。
しかし、上述のように、出力の反転は入力の反転に対し
て時間遅れがあって応答速度が遅い。
て時間遅れがあって応答速度が遅い。
この発明は以上のような点に鑑みてなされたもので、入
力の反転に先立って、差動増幅器としての動作を停止さ
せ、浮遊容量をともに高レベルまで充電しておき、入力
反転後必要に応じて差動増幅機能を回復させるようにす
ることによって、応答速度の速い差動増幅器を提供せん
とするものである。
力の反転に先立って、差動増幅器としての動作を停止さ
せ、浮遊容量をともに高レベルまで充電しておき、入力
反転後必要に応じて差動増幅機能を回復させるようにす
ることによって、応答速度の速い差動増幅器を提供せん
とするものである。
第３図はこの発明の一実施例を示す回路構成図で、図に
おいて、１３は正電源端子１と第１の出力端子９との間
に接続された第５のＭＯ８Ｔ。
おいて、１３は正電源端子１と第１の出力端子９との間
に接続された第５のＭＯ８Ｔ。
１４は正電源端子１と第２の出力端子１０との間に接続
された第６のＭＯ８Ｔ、１５は第５のＭＯ８Ｔ１３と第
６のＭＯ８Ｔ１４とのゲートに接続された第１の制御端
子、１６は第２のＭＯＳ Ｔ ４と第４のＭＯＳ Ｔ
６との共通接続点、１７はこの共通接続点１６と接地点
２との間に接続された第７のＭＯ８Ｔ、１８は第７のＭ
Ｏ８Ｔ１７のゲートに接続された第２の制御端子である
。
された第６のＭＯ８Ｔ、１５は第５のＭＯ８Ｔ１３と第
６のＭＯ８Ｔ１４とのゲートに接続された第１の制御端
子、１６は第２のＭＯＳ Ｔ ４と第４のＭＯＳ Ｔ
６との共通接続点、１７はこの共通接続点１６と接地点
２との間に接続された第７のＭＯ８Ｔ、１８は第７のＭ
Ｏ８Ｔ１７のゲートに接続された第２の制御端子である
。
いま、第１の入力端子７が高レベル、第２の入力端子８
が低レベルにあるとする。
が低レベルにあるとする。
これに対応する差動出力を利用した後に、第１の制御端
子１５に高レベル、第２の制御端子１８に低レベルの電
位を供給する。
子１５に高レベル、第２の制御端子１８に低レベルの電
位を供給する。
そうすると、第５のＭＯ８Ｔ１３および第６のＭＯ８Ｔ
１４はＯＮ状態に、第７のＭＯ８Ｔ１７はＯＦＦ状態に
なり、差動増幅器回路の電流はしゃ断され増幅器の機能
は停止するが、浮遊容量１１および１２ばそれぞれ第６
のＭＯ８Ｔ１４および第５のＭＯ８ＴＩ ３を通してと
もに高レベルに充電される。
１４はＯＮ状態に、第７のＭＯ８Ｔ１７はＯＦＦ状態に
なり、差動増幅器回路の電流はしゃ断され増幅器の機能
は停止するが、浮遊容量１１および１２ばそれぞれ第６
のＭＯ８Ｔ１４および第５のＭＯ８ＴＩ ３を通してと
もに高レベルに充電される。
この状態で第１の入力端子７を低レベルに、第２の入力
端子８を高レベルになるように反転させる。
端子８を高レベルになるように反転させる。
その後に出力が必要な時点に第１の制御端子１５に低レ
ベル、第２の制御端子１８に高レベルの電位を供給する
と、第５のＭＯ８Ｔ１３および第６のＭＯ８ＴＩ ４は
ＯＦＦ状態に第７のＭＯＳ Ｔ１７はＯＮ状態となり、
第１図に示した差動増幅器と同一になり、差動出力が得
られる。
ベル、第２の制御端子１８に高レベルの電位を供給する
と、第５のＭＯ８Ｔ１３および第６のＭＯ８ＴＩ ４は
ＯＦＦ状態に第７のＭＯＳ Ｔ１７はＯＮ状態となり、
第１図に示した差動増幅器と同一になり、差動出力が得
られる。
このとき２つの浮遊容量１１．１２とも高レベルに充電
されているので、従来回路の場合におけるような浮遊容
量１１の充電に時を要することがないので、殆んど時間
遅れなく入力に対応する差動出力が得られる。
されているので、従来回路の場合におけるような浮遊容
量１１の充電に時を要することがないので、殆んど時間
遅れなく入力に対応する差動出力が得られる。
以上の説明では、すべてのＭＯＳ ＴをＮチャネルの場
合について説明したが、ＰチャネルＭＯ８Ｔを用いても
、電源に負電圧を用いれば同様に実現できることは言う
までもない。
合について説明したが、ＰチャネルＭＯ８Ｔを用いても
、電源に負電圧を用いれば同様に実現できることは言う
までもない。
以上詳述したように、この発明では差動増幅器の電源端
子と第１および第２の両出力端子との間にそれぞれ制御
用のＭＯ８Ｔを設け、接地側端子と接地点との間にも制
御用のＭＯＳ Ｔを設け、差動入力の反転前に上記電源
端子側の制御用ＭＯ８Ｔを導通させ、両差動出力端子と
接地点との間の浮遊容量をともに高レベルに充電すると
ともに、接地端子側の制御用ＭＯＳ Ｔをしゃ断させて
差動増幅器としての動作を停止させておき、差動入力の
反転後、制御用ＨＯ８Ｔの動作を反転させて、差動増幅
器の機能を回復させるので、浮遊容量の充電のだめの時
間遅れが避けられ、応答速度の速い差動増幅器が実現で
きる。
子と第１および第２の両出力端子との間にそれぞれ制御
用のＭＯ８Ｔを設け、接地側端子と接地点との間にも制
御用のＭＯＳ Ｔを設け、差動入力の反転前に上記電源
端子側の制御用ＭＯ８Ｔを導通させ、両差動出力端子と
接地点との間の浮遊容量をともに高レベルに充電すると
ともに、接地端子側の制御用ＭＯＳ Ｔをしゃ断させて
差動増幅器としての動作を停止させておき、差動入力の
反転後、制御用ＨＯ８Ｔの動作を反転させて、差動増幅
器の機能を回復させるので、浮遊容量の充電のだめの時
間遅れが避けられ、応答速度の速い差動増幅器が実現で
きる。
第１図は従来の差動増幅器の回路構成図、第２図はその
動作を説明するだめの特性曲線図、第３図はこの発明の
一実施例を示す回路構成図である。 図において、１は電源端子、２は接地端子、３゜４．５
および６ばそれぞれ第１、第２、第３および第４のＭＯ
８Ｔ、７および８はそれぞれ第１および第２の入力端子
、９および１０はそれぞれ第１および第２の出力端子、
１１．１２は浮遊容量、１３．１４および１７ばそれぞ
れ第５、第６および第７のＭＯＳ Ｔ、１５は第１の制
御端子、１８は第２の制御端子である。 なお、図中同一符号は同一もしくは相当部分を示す。
動作を説明するだめの特性曲線図、第３図はこの発明の
一実施例を示す回路構成図である。 図において、１は電源端子、２は接地端子、３゜４．５
および６ばそれぞれ第１、第２、第３および第４のＭＯ
８Ｔ、７および８はそれぞれ第１および第２の入力端子
、９および１０はそれぞれ第１および第２の出力端子、
１１．１２は浮遊容量、１３．１４および１７ばそれぞ
れ第５、第６および第７のＭＯＳ Ｔ、１５は第１の制
御端子、１８は第２の制御端子である。 なお、図中同一符号は同一もしくは相当部分を示す。
Claims (1)
- １ ゲートに第１の入力端子が接続された第１の絶縁ゲ
ート形電界効果トランジスタとスイッチング用の第２の
絶縁ゲート形電界効果トランジスタとの第１の直列接続
体、ゲートに第２の入力端子が接続された第３の絶縁ゲ
ート形電界効果トランジスタとスイッチング用の第４の
絶縁ゲート形電界効果トランジスタとの第２の直列接続
体、上記第１の直列接続体の上記第１の絶縁ゲート形電
界効果トランジスタ側端子と上記第２の直列接続体の上
記第３の絶縁ゲート形電界効果トランジスタ側の端子と
に共通に接続された電源端子、上記第１の絶縁ゲート形
電界効果トランジスタと上記第２の絶縁ゲート形電界効
果トランジスタとの接続点および上記第４の絶縁ゲート
形電界効果トランジスタのゲートに共通に接続された第
１の出力端子、上記第３の絶縁ゲート形電界効果トラン
ジスタと上記第４の絶縁ゲート形電界効果トランジスタ
との接続点および上記第２の絶縁ゲート形電界効果トラ
ンジスタのゲートに共通に接続された第２の出力端子、
上記電源端子と上記第１および第２の出力端子の間にそ
れぞれ接続された制御用の第５および第６の絶縁ゲート
形電界効果トランジスタ、これら第５および第６の絶縁
ゲート形電界効果トランジスタのゲートに共通に接続さ
れた第１の制御端子、上記第１の直列接続体の上記第２
の絶縁ゲート形電界効果トランジスタ側端子と上記第２
の直列接続体の上記第４の絶縁ゲート形電界効果トラン
ジスタ側端子との接続点と接地端子との間に接続された
制御用の第７の絶縁ゲート形電界効果トランジスタ、並
びにこの第７の絶縁ゲート形電界効果トランジスタのゲ
ートに一続された第２の制御端子を備えてなる差動増幅
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53092930A JPS593882B2 (ja) | 1978-07-28 | 1978-07-28 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53092930A JPS593882B2 (ja) | 1978-07-28 | 1978-07-28 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5520054A JPS5520054A (en) | 1980-02-13 |
| JPS593882B2 true JPS593882B2 (ja) | 1984-01-26 |
Family
ID=14068206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53092930A Expired JPS593882B2 (ja) | 1978-07-28 | 1978-07-28 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593882B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126316A (en) * | 1980-03-10 | 1981-10-03 | Nec Corp | Mos comparing integrated circuit |
| JPS5793722A (en) * | 1980-12-03 | 1982-06-10 | Toshiba Corp | Integrated circuit |
-
1978
- 1978-07-28 JP JP53092930A patent/JPS593882B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5520054A (en) | 1980-02-13 |
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