JPH0462497B2 - - Google Patents
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- Publication number
- JPH0462497B2 JPH0462497B2 JP60170605A JP17060585A JPH0462497B2 JP H0462497 B2 JPH0462497 B2 JP H0462497B2 JP 60170605 A JP60170605 A JP 60170605A JP 17060585 A JP17060585 A JP 17060585A JP H0462497 B2 JPH0462497 B2 JP H0462497B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- channel mos
- power supply
- control signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000013642 negative control Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特にＣ−MOS回路
で構成する高速の出力回路に関する。
で構成する高速の出力回路に関する。
従来、この種の出力回路は、第５図に示すよう
に、ＰチヤネルMOSトランジスタ１と、Ｎチヤ
ネルMOSトランジスタ１１と、負荷容量Ｃ１と
を備え、ＰチヤネルMOSトランジスタのドレイ
ン端子にVDD電源を接続している。
に、ＰチヤネルMOSトランジスタ１と、Ｎチヤ
ネルMOSトランジスタ１１と、負荷容量Ｃ１と
を備え、ＰチヤネルMOSトランジスタのドレイ
ン端子にVDD電源を接続している。
VDD電源は通常5Vの固定した電圧になつてい
る。
る。
上述した従来の出力回路は、ＮチヤネルMOS
トランジスタに比べ、ＰチヤネルMOSトランジ
スタの駆動能力が小さいため、出力信号の立上り
時特性は、ＰチヤネルMOSトランジスタの特性
で決まり、負荷が増大するのにともなつて、出力
信号の立上りが鈍化する欠点がある。
トランジスタに比べ、ＰチヤネルMOSトランジ
スタの駆動能力が小さいため、出力信号の立上り
時特性は、ＰチヤネルMOSトランジスタの特性
で決まり、負荷が増大するのにともなつて、出力
信号の立上りが鈍化する欠点がある。
又、ＰチヤネルMOSトランジスタのゲート長
を短かくしたりゲート幅を大きくして、Ｐチヤネ
ルMOSトランジスタの駆動能力を高め、出力信
号の立上りをよくすることができるが、Ｐチヤネ
ルMOSトランジスタの専有面積を大きくするだ
けでなく、前段のドライバーの能力を大きくしな
ければならない欠点がある。
を短かくしたりゲート幅を大きくして、Ｐチヤネ
ルMOSトランジスタの駆動能力を高め、出力信
号の立上りをよくすることができるが、Ｐチヤネ
ルMOSトランジスタの専有面積を大きくするだ
けでなく、前段のドライバーの能力を大きくしな
ければならない欠点がある。
本発明の目的は、出力信号の立上り速度が速
く、前段のドライバーの能力が小さくてすむ出力
回路を提供することにある。
く、前段のドライバーの能力が小さくてすむ出力
回路を提供することにある。
本発明の出力回路は、第１のＰチヤンネル
MOSトランジスタ１とＮチヤンネルMOSトラン
ジスタ１１とで形成するＣ−MOSインバータの
出力回路において、ソース端子が前記第１のＰチ
ヤネルMOSトランジスタ１のドレイン端子にド
レイン端子が第１の電源VDDにゲート端子が正極
性のパルスからなる第１の制御信号の入力端子２
１に接続する第２のＰチヤンネルMOSトランジ
スタ２と、ソース端子が前記第１のＰチヤンネル
MOSトランジスタ１のドレイン端子にドレイン
端子が前記第１の電源VDDより高い電圧をもつ第
２の電源VHにゲート端子が前記第１の制御信号
を反転した第２の制御信号の入力端子２２に接続
する第３のＰチヤネルMOSトランジスタ３とを
含み、前記第１の制御信号のパルス幅を、出力信
号の立上り時間に対応した時間にしたことを特徴
とする。
MOSトランジスタ１とＮチヤンネルMOSトラン
ジスタ１１とで形成するＣ−MOSインバータの
出力回路において、ソース端子が前記第１のＰチ
ヤネルMOSトランジスタ１のドレイン端子にド
レイン端子が第１の電源VDDにゲート端子が正極
性のパルスからなる第１の制御信号の入力端子２
１に接続する第２のＰチヤンネルMOSトランジ
スタ２と、ソース端子が前記第１のＰチヤンネル
MOSトランジスタ１のドレイン端子にドレイン
端子が前記第１の電源VDDより高い電圧をもつ第
２の電源VHにゲート端子が前記第１の制御信号
を反転した第２の制御信号の入力端子２２に接続
する第３のＰチヤネルMOSトランジスタ３とを
含み、前記第１の制御信号のパルス幅を、出力信
号の立上り時間に対応した時間にしたことを特徴
とする。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の回路図である。
第１図に示すように、本実施例は第１のＰチヤ
ネルMOSトランジスタ１と、ＮチヤネルMOSト
ランジスタ１１とで形成するＣ−MOSインバー
タの出力回路において、ソース端子がＰチヤネル
MOSトランジスタ１のドレイン端子にドレイン
端子がVDD電源（第１の電源）にゲート端子が正
極性パルス状の第１の制御信号の入力端子２１に
接続する第２のＰチヤネルMOSトランジスタ２
と、ソース端子がＰチヤネルMOSトランジスタ
１のドレイン端子にドレイン端子がVDD電源より
高い電圧をもつVH電源（第２の電源）にゲート
端子が第１の制御信号を反転した第２の制御信号
の入力端子２２に接続する第３のＰチヤネル
MOSトランジスタ３とを備える。
ネルMOSトランジスタ１と、ＮチヤネルMOSト
ランジスタ１１とで形成するＣ−MOSインバー
タの出力回路において、ソース端子がＰチヤネル
MOSトランジスタ１のドレイン端子にドレイン
端子がVDD電源（第１の電源）にゲート端子が正
極性パルス状の第１の制御信号の入力端子２１に
接続する第２のＰチヤネルMOSトランジスタ２
と、ソース端子がＰチヤネルMOSトランジスタ
１のドレイン端子にドレイン端子がVDD電源より
高い電圧をもつVH電源（第２の電源）にゲート
端子が第１の制御信号を反転した第２の制御信号
の入力端子２２に接続する第３のＰチヤネル
MOSトランジスタ３とを備える。
VH電源はVDD電源の電圧を電圧昇圧回路で昇圧
して供給するか、または外部から別電源を供給す
る。
して供給するか、または外部から別電源を供給す
る。
制御信号入力端子２１には正極性の反転制御信
号、制御信号入力端子２２には負極性の制御信
号Ｉが供給される。
号、制御信号入力端子２２には負極性の制御信
号Ｉが供給される。
第２図は第１図に示す出力回路の動作を説明す
るためのタイム図である。
るためのタイム図である。
第２図に示すように、入力信号INがハイレベ
ルからロウレベルへと変化する時刻t1、すなわ
ち、ＰチヤネルMOSトランジスタ１のオン時、
において、制御信号Ｉがハイレベルからロウレベ
ルに変化してＰチヤンネルMOSトランジスタ３
をオンさせ、VH電源からの電圧をＰチヤンネル
MOSトランジスタ１のドレイン端子に供給する。
同時に、反転制御信号がロウレベルからハイレ
ベルに変化してＰチヤンネルMOSトランジスタ
２がオフする。
ルからロウレベルへと変化する時刻t1、すなわ
ち、ＰチヤネルMOSトランジスタ１のオン時、
において、制御信号Ｉがハイレベルからロウレベ
ルに変化してＰチヤンネルMOSトランジスタ３
をオンさせ、VH電源からの電圧をＰチヤンネル
MOSトランジスタ１のドレイン端子に供給する。
同時に、反転制御信号がロウレベルからハイレ
ベルに変化してＰチヤンネルMOSトランジスタ
２がオフする。
制御信号Ｉのパルス幅（第２図に示す時刻t1か
ら時刻t2の間）は、出力信号OUTの立上り時間
に対応する時間にする。出力信号OUTが立上つ
たあとは、ＰチヤネルMOSトランジスタ３をオ
フさせ、ＰチヤネルMOSトランジスタ２を反転
制御信号でオンさせ、通常のVDD電源からの電
圧を供給する。
ら時刻t2の間）は、出力信号OUTの立上り時間
に対応する時間にする。出力信号OUTが立上つ
たあとは、ＰチヤネルMOSトランジスタ３をオ
フさせ、ＰチヤネルMOSトランジスタ２を反転
制御信号でオンさせ、通常のVDD電源からの電
圧を供給する。
ＮチヤネルMOSトランジスタ１１のオン時は、
反転制御信号でＰチヤネルMOSトランジスタ
２をオンさせVDD電源からの電圧をＰチヤネル
MOSトランジスタ１のドレイン端子に供給する。
反転制御信号でＰチヤネルMOSトランジスタ
２をオンさせVDD電源からの電圧をＰチヤネル
MOSトランジスタ１のドレイン端子に供給する。
ＰチヤネルMOSトランジスタ１のオン時に、
そのドレイン端子にＰチヤネルMOSトランジス
タ３からVDD電源の電圧より高いVH電源からの電
圧が供給されるため、実質のオン電流が増加で
き、出力信号OUTの立上り特性を改善すること
ができる。
そのドレイン端子にＰチヤネルMOSトランジス
タ３からVDD電源の電圧より高いVH電源からの電
圧が供給されるため、実質のオン電流が増加で
き、出力信号OUTの立上り特性を改善すること
ができる。
第３図は本発明の他の実施例の回路図である。
第３図に示すように、出力回路のＰチヤネル
MOSトランジスタ４およびＮチヤネルMOSトラ
ンジスタ１２が大きいため、前段にＰチヤネル
MOSトランジスタ７とＮチヤネルMOSトランジ
スタ１２とで形成した、Ｃ−MOSの出力回路用
の駆動回路を付加している。
MOSトランジスタ４およびＮチヤネルMOSトラ
ンジスタ１２が大きいため、前段にＰチヤネル
MOSトランジスタ７とＮチヤネルMOSトランジ
スタ１２とで形成した、Ｃ−MOSの出力回路用
の駆動回路を付加している。
第４図は第３図に示す出力回路の入力信号対出
力信号の波形図である。
力信号の波形図である。
第４図において、ａは入力信号、ｂは従来の出
力回路の出力信号、ｃは第３図に示す出力回路の
出力信号であり、出力信号波形の立上りの改善が
成されている。
力回路の出力信号、ｃは第３図に示す出力回路の
出力信号であり、出力信号波形の立上りの改善が
成されている。
以上説明したように本発明の出力回路は、Ｃ−
MOSインバータの出力回路へのVDD電源電圧を、
入力信号の立上り時にVDD電源電圧より高い電圧
に切換えることにより、出力回路のＰチヤネル
MOSトランジスタオン時に、そのドレイン端子
にVDD電源電圧より高い電圧が供給され、実質の
ＰチヤネルMOSトランジスタの駆動能力が高め
られ、前段のドライバの能力を大きくすることな
く出力信号の立上り波形を改善できるという効果
がある。
MOSインバータの出力回路へのVDD電源電圧を、
入力信号の立上り時にVDD電源電圧より高い電圧
に切換えることにより、出力回路のＰチヤネル
MOSトランジスタオン時に、そのドレイン端子
にVDD電源電圧より高い電圧が供給され、実質の
ＰチヤネルMOSトランジスタの駆動能力が高め
られ、前段のドライバの能力を大きくすることな
く出力信号の立上り波形を改善できるという効果
がある。
第１図は本発明の一実施例の回路図、第２図は
第１図に示す出力回路の動作を説明するためのタ
イム図、第３図は本発明の他の実施例の回路図、
第４図は第３図に示す出力回路の入力信号と出力
信号との相関を示す波形図、第５図は従来の出力
回路の一例の回路図である。 １，〜，７……ＰチヤネルMOSトランジスタ、
１１，〜，１３……ＮチヤネルMOSトランジス
タ、２１，２２……制御信号入力端子、Ｃ１，Ｃ
２……負荷容量、Ｉ……制御信号、……反転制
御信号、IN……入力信号、OUT……出力信号。
第１図に示す出力回路の動作を説明するためのタ
イム図、第３図は本発明の他の実施例の回路図、
第４図は第３図に示す出力回路の入力信号と出力
信号との相関を示す波形図、第５図は従来の出力
回路の一例の回路図である。 １，〜，７……ＰチヤネルMOSトランジスタ、
１１，〜，１３……ＮチヤネルMOSトランジス
タ、２１，２２……制御信号入力端子、Ｃ１，Ｃ
２……負荷容量、Ｉ……制御信号、……反転制
御信号、IN……入力信号、OUT……出力信号。
Claims (1)
- １ 第１のＰチヤンネルMOSトランジスタ１と
ＮチヤンネルMOSトランジスタ１１とで形成す
るＣ−MOSインバータの出力回路において、ソ
ース端子が前記第１のＰチヤンネルMOSトラン
ジスタ１のドレイン端子にドレイン端子が第１の
電源VDDにゲート端子が正極性のパルスからなる
第１の制御信号の入力端子２１に接続する第２の
ＰチヤンネルMOSトランジスタ２と、ソース端
子が前記第１のＰチヤンネルMOSトランジスタ
１のドレイン端子にドレイン端子が前記第１の電
源VDDより高い電圧をもつ第２の電源VHにゲート
端子が前記第１の制御信号を反転した第２の制御
信号の入力端子２２に接続する第３のＰチヤンネ
ルMOSトランジスタ３とを含み、前記第１の制
御信号のパルス幅を、出力信号の立上り時間に対
応した時間にしたことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170605A JPS6230419A (ja) | 1985-08-01 | 1985-08-01 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170605A JPS6230419A (ja) | 1985-08-01 | 1985-08-01 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6230419A JPS6230419A (ja) | 1987-02-09 |
| JPH0462497B2 true JPH0462497B2 (ja) | 1992-10-06 |
Family
ID=15907949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170605A Granted JPS6230419A (ja) | 1985-08-01 | 1985-08-01 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6230419A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728214B2 (ja) * | 1987-02-06 | 1995-03-29 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2541317B2 (ja) * | 1988-11-25 | 1996-10-09 | 三菱電機株式会社 | 半導体装置のための出力回路 |
-
1985
- 1985-08-01 JP JP60170605A patent/JPS6230419A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6230419A (ja) | 1987-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |