JPS5915533B2 - 電子装置の駆動回路 - Google Patents

電子装置の駆動回路

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JPS5915533B2
JPS5915533B2 JP51099419A JP9941976A JPS5915533B2 JP S5915533 B2 JPS5915533 B2 JP S5915533B2 JP 51099419 A JP51099419 A JP 51099419A JP 9941976 A JP9941976 A JP 9941976A JP S5915533 B2 JPS5915533 B2 JP S5915533B2
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JP
Japan
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gate
function
input terminal
output
electronic devices
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JP51099419A
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English (en)
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JPS5324766A (en
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平八郎 海老原
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Citizen Watch Co Ltd
Original Assignee
Citizen Watch Co Ltd
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Publication date
Application filed by Citizen Watch Co Ltd filed Critical Citizen Watch Co Ltd
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Priority to US05/824,603 priority patent/US4164842A/en
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Publication of JPS5915533B2 publication Critical patent/JPS5915533B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • G—PHYSICS
    • G04—HOROLOGY
    • G04C—ELECTROMECHANICAL CLOCKS OR WATCHES
    • G04C3/00—Electromechanical clocks or watches independent of other time-pieces and in which the movement is maintained by electric means
    • G04C3/14—Electromechanical clocks or watches independent of other time-pieces and in which the movement is maintained by electric means incorporating a stepping motor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

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Description

【発明の詳細な説明】 本発明は例えば水晶腕時計などの小型電子装置に於て、
比較的大きな電流をオン、オフする負荷駆動回路に関す
る。
電池により作動する小型電子装置に於ては電池の消費を
防ぐため、回路が相補型ＭＯ８トランジスター（以下Ｃ
ＭＯ３Ｔと略記する）で構成する場合が多い。
通常のロジック部分を構成するＭＯＳトランジスターの
チャネルの大きさは大体中、長さ共に１０μ程度のもの
が使用されるが、この程度の大きさのＭＯＳ ）ラン
シスターが示すオン抵抗は例えば、５０にΩ〜１００に
Ωの値となる。
従って装置の一部で比較的大きな電流を制御しなげれば
ならない時は特別にチャネル巾を大きく採ったバッファ
アンプが用いられる。
しかるにＣＭＯ８Ｔは電源電圧のほぼ半分の入力電圧が
印加された場合、ＰチャネルＭＯ３）ランシスターとＮ
チャネルＭＯＳ ）ランシスターの両方がオン状態と
なって、いわゆる貫通電流が流れるが、前記した如きバ
ッファアンプではこの値が非常に大きく、消費電流の増
加を招く。
本発明はこの点を解決しようとするものである。
以下図面に基づいて詳細に説明すると第１図はＣＭＯ８
Ｔインバータに流れる電流と入力電圧の関係を示したも
のである。
これから入力電圧が電源電圧Ｖｄｄ のほぼ半分付近を
通過する時、インバータに大きな貫通電流が流れる事が
分る。
第２図は通常の論理ゲートとバッファアンプとの接続を
示した図である。
バッファアンプ１の入力は論理ゲート２の出力に接続さ
れている。
前述の如くゲート２の出力インピーダンスは例えば５０
にΩ〜１００にΩあり、またバッファアンプ１のゲート
容量は例えば５０ＰＦ〜１００ＰＦとすると、ゲート２
０入力Ａに立上り時間、立下り時間の速い信号を印加し
ても、ゲート２の出力Ｂでは第２図Ｂ図に示すように波
形がなまり、その時定数はおよそ２〜１０μｓとなる。
Ｂの電位が電源電圧のおよそ半分の所をゆっくり変化す
る間、バッファアンプ１には第２図ＩＴ図に示すような
貫通電流が流れ、無駄に電力を消費する事になる。
第３図は本発明の一実施例でデータタイプフリップフロ
ップ３のクロック入力端にはクロック信号Φ。
が印加され、駆動信号Ｘは該フリップフロップ３のデー
タ入力端及び、２人力ＯＲゲート４の一方の入力端子及
び２人力Ｍのゲート５の一方の入力端子に印加される。
該２つのゲート４゜５のそれぞれの残りの入力端子は共
通に前記フリップフロップ３の出力端Ｗに接続される。
ＯＲゲート４の出力ＥはＰチャネルＭＯ８）ランシスタ
ー６のゲートに接続され、ＡＮＤゲート５の出力ＦはＮ
チャネルＭＯＳ ）ランシスター７のゲートに接続さ
れる。
ＭＯＳ ）ランシスター６のソースは電源の高電位側
（以下％％ Ｈ”と略す）に接続され、ドレインはＮチ
ャネルＭＯＳ ）ランシスター７のドレインと接続さ
れると共に出力端を形成する。
ＭＯＳ トランジスター７のソースは電源の低電位側（
以下ゝＬ“と略す）に接続される。
第３図ｅに各部の動作波形を示す。
駆動信号ＸがゝＬ“から１Ｈ“になるとＥは１Ｌ“から
ｔｓ Ｈ）に向う。
Ｅが電源電圧の半分付近を通過するまでＭＯ３Ｔ６はオ
ン状態にある。
この時点ではＷはまだゝＬ“であり、従ってＦは′Ｎ″
Ｌ“であるからＭＯ８Ｔ７はオフ状態にある。
Ｅの電位が電源の半分付近より十分に高くなった時点で
クロックパルスΦ。
が９Ｌ“からゝＨ“になるとフリップフロップ３はＸの
値を読み込んでＷはゝＬ“から％％ Ｈ７になる。
この結果ＭＯ８）ランシスター７はオンとなる。
以後Ｘが１Ｌ“となるまでＭＯＳ ）ランシスター６
がオフ、ＭＯ８Ｔ７がオンの状態が続く。
ある時点でＸがゝＨ“からゝＬ“となるとＦはただちに
ゝＨ“からゝＬゾに向い、やがてＭＯＳ ）ランシス
ター７はオンとなる。
その後に来るパルスの立上りによりフリップフロップ３
はトリガーされてＷはゝＨ“からゝＬ“となり、Ｅは１
Ｈ“からゝＬ〃に向って、やがてＭＯＳ ）ランシス
ター６は再びオンとなる。
明かな如くＭＯＳ トランジスター６と７が同時にオン
となる事はない。
従って貫通による無駄電流を完全になくす事が出来る。
第４図はステッピングモータを駆動する時計用回路に本
発明を実施した例であり、ｖＬ−ｖＲが変化する瞬間に
流れる貫通電流を禁止している。
【図面の簡単な説明】
第１図ａ、ｂはＣＭＯＳインバータの貫通電流を説明す
る回路及び波形図、第２図ａ、ｂは従来の方法を示す回
路及び波形図、第３図ａ、ｂは本発明の一実施例を示す
回路及び波形図、第４図ａ。 ｂは他の実施例を示す回路及び波形図。 ３．１３・・・・・・データタイプフリップフロップ、
４．１１・・・・・・ＯＲゲート、５，１２・・・・・
・アントゲ−ト。

Claims (1)

    【特許請求の範囲】
  1. １ 論理的遅延回路と、オア機能を有するゲートと、ア
    ンド機能を有するゲートと、Ｐチャネル型ＭＯ８）ラン
    シスタと、Ｎチャネル型ＭＯ８）ランシスタを有し、基
    本駆動信号は前記論理的遅延回路の入力に与えられると
    ともに前記オア機能を有するゲートの一方の入力端と前
    記アンド機能を有するゲートの一方の入力端に与えられ
    、前記論理的遅延回路の出力は前記オア機能を有するゲ
    ートの他の入力端と前記アンド機能を有するゲートの他
    の入力端に与えられ、前記オア機能を有するゲートの出
    力は前記Ｐチャネル型ＭＯ８トランジスタのゲートに与
    えられ、前記アンド機能を有するゲートの出力は前記Ｎ
    チャネル型ＭＯ３）ランシスタのゲートに与えられ、か
    つ前記Ｐチャネル型ＭＯ８トランジスタのドレインと前
    記ＮチャネルｕＭＯ８）ランシスタのドレインを共通に
    接続して出力端と成した事を特徴とする電子装置の駆動
    回路。
JP51099419A 1976-08-20 1976-08-20 電子装置の駆動回路 Expired JPS5915533B2 (ja)

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JP51099419A JPS5915533B2 (ja) 1976-08-20 1976-08-20 電子装置の駆動回路
US05/824,603 US4164842A (en) 1976-08-20 1977-08-15 Buffer amplifier circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP51099419A JPS5915533B2 (ja) 1976-08-20 1976-08-20 電子装置の駆動回路

Publications (2)

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JPS5324766A JPS5324766A (en) 1978-03-07
JPS5915533B2 true JPS5915533B2 (ja) 1984-04-10

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ID=14246942

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US4164842A (en) 1979-08-21
JPS5324766A (en) 1978-03-07

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