JPS61108223A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS61108223A JPS61108223A JP59229707A JP22970784A JPS61108223A JP S61108223 A JPS61108223 A JP S61108223A JP 59229707 A JP59229707 A JP 59229707A JP 22970784 A JP22970784 A JP 22970784A JP S61108223 A JPS61108223 A JP S61108223A
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- trq2
- circuit
- gate
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＭＯＳ構成のスタティックＲＡＭ等の半導体
集積回路等に適用して好適な出力バッファ回路に関する
。
集積回路等に適用して好適な出力バッファ回路に関する
。
ＭＯＳ構成のスタティックＲＡＭ等の半導体集積回路で
は、その出力端に得られるデータ信号を夕１部負荷に供
給する場合一般には出カバ・ノファ回路を介して行なわ
れる。
は、その出力端に得られるデータ信号を夕１部負荷に供
給する場合一般には出カバ・ノファ回路を介して行なわ
れる。
このような半導体集積回路に使用される従来の出カバソ
ファ回路は第６図に示されるように構成される。同図に
おいて、Ｑｌ、Ｑ２は負荷駆動用に設置Ｊられたバッフ
ァ用のＭＯＳトランジスタで、これらはコンプリメンタ
リ動作するように直列接続され、その接続中点ｑ１より
出力端子（２）が導出される。
ファ回路は第６図に示されるように構成される。同図に
おいて、Ｑｌ、Ｑ２は負荷駆動用に設置Ｊられたバッフ
ァ用のＭＯＳトランジスタで、これらはコンプリメンタ
リ動作するように直列接続され、その接続中点ｑ１より
出力端子（２）が導出される。
この例では同一極性のデータ信号でコンプリメンタリ動
作するようにするため、第１のトランジスタＱ１として
はＰチャンネルのＭＯＳトランジスタが使用され、第２
のトランジスタＱ２としてはＮチャンネルのＭＯＳトラ
ンジスタが使用される。
作するようにするため、第１のトランジスタＱ１として
はＰチャンネルのＭＯＳトランジスタが使用され、第２
のトランジスタＱ２としてはＮチャンネルのＭＯＳトラ
ンジスタが使用される。
半導体集積回路（例えばＬＳＩ）の出力端である端子（
１）にはデータ信号≦ａ（第７図Ｂ）が供給され、これ
が第１及び第２のゲート回路（３１，（４１を介して各
ｌ・ランジスタＱｌ、Ｑ２のゲートに供給される。
１）にはデータ信号≦ａ（第７図Ｂ）が供給され、これ
が第１及び第２のゲート回路（３１，（４１を介して各
ｌ・ランジスタＱｌ、Ｑ２のゲートに供給される。
第１のゲート回路（３）はノアゲート（３Ａ）とインバ
ータ（３Ｂ）とで構成され、ノアゲート（３Ａ）にはデ
ータ信号玉と、端子（６）に加えられた出カニネーブル
信号（出力可能信号）Ｓｂ（第７図Ｃ）がインバータ（
７）で位相反転されたもの（同図Ｆ）が１１（給される
。第２のゲート回路（４）はナントゲート（４Ａ）とイ
ンバータ（４Ｂ）とで構成され、ナントゲート（４Ａ）
にはデータ信号Ｓａと出カニネーブル信号ｓｂとが供給
される。
ータ（３Ｂ）とで構成され、ノアゲート（３Ａ）にはデ
ータ信号玉と、端子（６）に加えられた出カニネーブル
信号（出力可能信号）Ｓｂ（第７図Ｃ）がインバータ（
７）で位相反転されたもの（同図Ｆ）が１１（給される
。第２のゲート回路（４）はナントゲート（４Ａ）とイ
ンバータ（４Ｂ）とで構成され、ナントゲート（４Ａ）
にはデータ信号Ｓａと出カニネーブル信号ｓｂとが供給
される。
このように構成された出力バッファ回路０１において、
端子（１１に第７図Ｂに示すデータ信号へか供給され、
そのとき端子（６）に出力可能状態を示す出カニネーブ
ル信号ｓｂが供給されている場合には、ナントゲート（
４＾）より第７図りに示す信号Ｓｃが得られ、これがイ
ンバータ（４Ｂ）で位相反転されることによって、第２
のゲート回路（４）からはゲート信号Ｓ２と同相の第２
の駆動信号Ｓ０（同図Ｅ）が出力される。
端子（１１に第７図Ｂに示すデータ信号へか供給され、
そのとき端子（６）に出力可能状態を示す出カニネーブ
ル信号ｓｂが供給されている場合には、ナントゲート（
４＾）より第７図りに示す信号Ｓｃが得られ、これがイ
ンバータ（４Ｂ）で位相反転されることによって、第２
のゲート回路（４）からはゲート信号Ｓ２と同相の第２
の駆動信号Ｓ０（同図Ｅ）が出力される。
同様に、ノアゲート（３Ａ）より第７図Ｇに示す信号Ｓ
ｄが得られ、これがインバータ（３Ｂ）で位相反転され
ることによって、第１のデー１−回路（３）からばゲー
ト信号≦６と同相の第１の駆動信号’＝ｄ（同し１１１
）が出力される。
ｄが得られ、これがインバータ（３Ｂ）で位相反転され
ることによって、第１のデー１−回路（３）からばゲー
ト信号≦６と同相の第１の駆動信号’＝ｄ（同し１１１
）が出力される。
第１のトランジスタＱ１はＰチャンネルであるので、第
１の駆動信号Ｓｄが“Ｌ”の期間にオンとなり、Ｎチャ
ンネルの第２のトランジスタＱ２はこれとは逆に第２の
駆動信号≦。が“Ｌ”の期間にオンするから、同一極性
の第１及び第２の駆動信！−１９゜、 ｄ、、によって
第１及び第２のトランジスタＱｌ、Ｑ２がコンプリメン
タリ動作となり、これにより出力端子（２）に接続され
た外部負荷容量（特に図示・Ｉず）が充放電されてその
負荷容量端の電位が変化し、出力端子（２）にはデータ
信号Ｓａ（第７図Ａ）と同様の出力データ信号Ｓｅ（同
図１）が得られる。
１の駆動信号Ｓｄが“Ｌ”の期間にオンとなり、Ｎチャ
ンネルの第２のトランジスタＱ２はこれとは逆に第２の
駆動信号≦。が“Ｌ”の期間にオンするから、同一極性
の第１及び第２の駆動信！−１９゜、 ｄ、、によって
第１及び第２のトランジスタＱｌ、Ｑ２がコンプリメン
タリ動作となり、これにより出力端子（２）に接続され
た外部負荷容量（特に図示・Ｉず）が充放電されてその
負荷容量端の電位が変化し、出力端子（２）にはデータ
信号Ｓａ（第７図Ａ）と同様の出力データ信号Ｓｅ（同
図１）が得られる。
ところで、このように出力バッファ回路Ｏ１を使用して
外部負荷を駆動する場合、高速な出力動作を行なわせる
ためにはバッファ用の第１及び第２のトランジスタＱ１
．Ｑ２の電流駆動能力を太きくしてやればよい。しかし
、このように第１及び第２のトランジスタＱ１．Ｑ２の
電流駆動能力を大きくすると、出力動作時にトランジス
タＱ１に接続された電源線（８）あるいはトランジスタ
Ｑ２に接続された接地線（９）に流れ込む電流値も大き
くなる。
外部負荷を駆動する場合、高速な出力動作を行なわせる
ためにはバッファ用の第１及び第２のトランジスタＱ１
．Ｑ２の電流駆動能力を太きくしてやればよい。しかし
、このように第１及び第２のトランジスタＱ１．Ｑ２の
電流駆動能力を大きくすると、出力動作時にトランジス
タＱ１に接続された電源線（８）あるいはトランジスタ
Ｑ２に接続された接地線（９）に流れ込む電流値も大き
くなる。
ところで、集積回路のパッケージ内に設けられたリード
線は自己インダクタンスしく第６図参照、電源線（８）
も自己インダクタンスをもつが、ここでは省略）を有す
るので、例えば接地線（９）の自己インダクタンスＬと
、この接地線（９）を流れる電流量とによって逆起電力
ｅが発生し、この逆起電力ｅに基づいてデータ信号Ｓａ
の立下り時にリンギングが発生する。
線は自己インダクタンスしく第６図参照、電源線（８）
も自己インダクタンスをもつが、ここでは省略）を有す
るので、例えば接地線（９）の自己インダクタンスＬと
、この接地線（９）を流れる電流量とによって逆起電力
ｅが発生し、この逆起電力ｅに基づいてデータ信号Ｓａ
の立下り時にリンギングが発生する。
すなわち、出力端子（２）に得られる出力データ信号Ｓ
ｅは第７図■に示すような理想的な出力波形とはならず
、同図Ｊに示すように入力データ信号ｓａの立下り時ト
ランジェントが発生する。このトランジェントはアンダ
ーシュートとオーバーシュートが繰り返えされる減衰振
動である。このようなトランジェントを一般にカレント
ノイズという。
ｅは第７図■に示すような理想的な出力波形とはならず
、同図Ｊに示すように入力データ信号ｓａの立下り時ト
ランジェントが発生する。このトランジェントはアンダ
ーシュートとオーバーシュートが繰り返えされる減衰振
動である。このようなトランジェントを一般にカレント
ノイズという。
従って、電流駆動能力を大きくするとこのカレントノイ
ズも大きくなり、このため出力端子（２）に接続される
回路のス゛レソショールドレベルが第７図Ｊの鎖−（電
源電圧■ＤＤが５■のときは、１．５■位）である場合
には、カレントノイズによって誤動作するおそれがある
。
ズも大きくなり、このため出力端子（２）に接続される
回路のス゛レソショールドレベルが第７図Ｊの鎖−（電
源電圧■ＤＤが５■のときは、１．５■位）である場合
には、カレントノイズによって誤動作するおそれがある
。
このようなカレントノイズに基づく誤動作は集積回路の
データ出力が並列構成となっている場合に顕著である。
データ出力が並列構成となっている場合に顕著である。
すなわち、並列データ信号は第８図に示すように、夫々
に対し出力がバッファ回路（１０＾）〜（ＩＯＮ）が設
けられるために、夫々の出カバソファ回路（ＩＯＡ）〜
（ＩＯＮ）の第２のトランジスタを流れる電流１１〜ｔ
ｎは共通の接地線（９）に流入するので、たとえ自己イ
ンダクタンスＩ４が小さくとも総電流が大きいため（”
’ ＝ 合ｆ＋ ）データ信号Ｓａの立下り時に発生
ずるトランジエン［が大きくなるからである。
に対し出力がバッファ回路（１０＾）〜（ＩＯＮ）が設
けられるために、夫々の出カバソファ回路（ＩＯＡ）〜
（ＩＯＮ）の第２のトランジスタを流れる電流１１〜ｔ
ｎは共通の接地線（９）に流入するので、たとえ自己イ
ンダクタンスＩ４が小さくとも総電流が大きいため（”
’ ＝ 合ｆ＋ ）データ信号Ｓａの立下り時に発生
ずるトランジエン［が大きくなるからである。
そのため、従来で番Ｊカレントノイズによる影響がでな
いように第２のトランジスタＱ２の電流駆動態力が制限
されている。
いように第２のトランジスタＱ２の電流駆動態力が制限
されている。
カレントノイズは入力データ信号Ｓａの立上り時も発生
するが、この場合のカレントノイズは入力データ信号Ｓ
ａの立下り時に発生するカレントノイズよりも一般に小
さい。
するが、この場合のカレントノイズは入力データ信号Ｓ
ａの立下り時に発生するカレントノイズよりも一般に小
さい。
しかし、出力端子（２）に接続される回路のスレショー
ルドレベルが上述とは逆に＋３．５ｖ程度に選ばれてい
るようなときは、入力データ信号Ｓａの立下り時と同様
に誤動作する場合がある。
ルドレベルが上述とは逆に＋３．５ｖ程度に選ばれてい
るようなときは、入力データ信号Ｓａの立下り時と同様
に誤動作する場合がある。
この発明は上述したような問題点を解決したものであっ
て、カレントノイズの少ない出カバソファ回路を提案す
るものである。
て、カレントノイズの少ない出カバソファ回路を提案す
るものである。
そのため、この発明では第１または第２のｌランジスタ
Ｑ１．Ｑ２に対する制御回路（２０）が設けられる。第
１図は第２のトランジスタＱ２のゲート・ドレイン間に
制御回路（２０）が設けられる。
Ｑ１．Ｑ２に対する制御回路（２０）が設けられる。第
１図は第２のトランジスタＱ２のゲート・ドレイン間に
制御回路（２０）が設けられる。
Ｃ作用〕
入力データ信号Ｓａの立ち下がり時の一定期間Ｘ（第４
図）はナンド信号ＳＦ（同図Ｆ）によっ゛Ｃ１第３のト
ランジスタＱ３がオンして第２のトランジスタＱ２のゲ
ート・ドレイン間が第３及び第５のトランジスタＱ３．
Ｑ６によってショートされて、第２のトランジスタＱ２
はダイオード動作する。これによって、第２のトランジ
スタＱ２は接Ｍ点ｑ１の電位がこのトランジスタＱ２の
スレッショールドＩ／ベルｖｔｈ′となるまでオンする
。
図）はナンド信号ＳＦ（同図Ｆ）によっ゛Ｃ１第３のト
ランジスタＱ３がオンして第２のトランジスタＱ２のゲ
ート・ドレイン間が第３及び第５のトランジスタＱ３．
Ｑ６によってショートされて、第２のトランジスタＱ２
はダイオード動作する。これによって、第２のトランジ
スタＱ２は接Ｍ点ｑ１の電位がこのトランジスタＱ２の
スレッショールドＩ／ベルｖｔｈ′となるまでオンする
。
期間Ｘの経過後は第４のトランジスタＱ４がオンして第
２のトランジスタＱ２のゲートは電源電圧ＶＯＳとなり
、期間Ｙの間第２のトランジスタＱ２がオン状態を継続
する。このとき、第２のトランジスタＱ２のドレイン電
位はｖｔｈであるので、接Ｉｌｌ線（９）を流れる電流
番才小さくなる。これによって、力１ノントノイズが抑
圧される。
２のトランジスタＱ２のゲートは電源電圧ＶＯＳとなり
、期間Ｙの間第２のトランジスタＱ２がオン状態を継続
する。このとき、第２のトランジスタＱ２のドレイン電
位はｖｔｈであるので、接Ｉｌｌ線（９）を流れる電流
番才小さくなる。これによって、力１ノントノイズが抑
圧される。
第１図はこの発明に係る出カバソファ回路０１１１の一
例を示す。この例は入力データ信号Ｓａの立下がりに発
生するカレントノイズを抑圧するようにした場合である
。
例を示す。この例は入力データ信号Ｓａの立下がりに発
生するカレントノイズを抑圧するようにした場合である
。
そのため１、二の例では同図に示すように第２のトラン
ジスタＱ２のゲート・ドレイン間に制御回路（２０）が
設けられる。
ジスタＱ２のゲート・ドレイン間に制御回路（２０）が
設けられる。
ナントゲート（４Ａ）から得られる信号Ｓｃ（第４図Ｄ
）は遅延回路（２１）に供給されて所定時間、τ（数ｎ
ｓｅｃ ）だけ遅延され、この遅延信号５ｃｄ（同図
Ｅ）と出カニネーブル信号ｓｂがナントゲート（２２）
に供給されて第４図Ｆに示すナンド信号Ｓｆが形成され
、このナンド信号Ｓｆがコンプリメンタリ接続された第
３及び第４のトランジスタＱ３゜Ｑ４に供給される。こ
れらトランジスタはいずれもＭＯＳ −ＦＥＴで構成さ
れ、第３のトランジスタＱ３はＰチャンネル、第４のト
ランジスタＱ４はＮチャンネルのトランジスタが使用さ
れる。
）は遅延回路（２１）に供給されて所定時間、τ（数ｎ
ｓｅｃ ）だけ遅延され、この遅延信号５ｃｄ（同図
Ｅ）と出カニネーブル信号ｓｂがナントゲート（２２）
に供給されて第４図Ｆに示すナンド信号Ｓｆが形成され
、このナンド信号Ｓｆがコンプリメンタリ接続された第
３及び第４のトランジスタＱ３゜Ｑ４に供給される。こ
れらトランジスタはいずれもＭＯＳ −ＦＥＴで構成さ
れ、第３のトランジスタＱ３はＰチャンネル、第４のト
ランジスタＱ４はＮチャンネルのトランジスタが使用さ
れる。
第４のトランジスタＱ４のソースは電源ＶＯＳに接続さ
れ、また第３のトランジスタＱ３のドレインは接続点ｑ
１に接続され、第３及び第４のトランジスタＱ３．Ｑ４
の接続点ｑ２はインバータ（４Ｂ）に接続される。イン
バータ（４１１） ｔＪ：図ノように第５及び第６のト
ランジスタ（Ｍ（’Ｉｓ・ｌ” ＩＥＴ）Ｑ６．Ｑ６で
構成され、第５のトランジスタＱ６の１ルインが上述し
た接続点ｑ２に接続される。
れ、また第３のトランジスタＱ３のドレインは接続点ｑ
１に接続され、第３及び第４のトランジスタＱ３．Ｑ４
の接続点ｑ２はインバータ（４Ｂ）に接続される。イン
バータ（４１１） ｔＪ：図ノように第５及び第６のト
ランジスタ（Ｍ（’Ｉｓ・ｌ” ＩＥＴ）Ｑ６．Ｑ６で
構成され、第５のトランジスタＱ６の１ルインが上述し
た接続点ｑ２に接続される。
さて、このように構成された出カバソファ回路Ｏ１の動
作を次に説明する。
作を次に説明する。
第４図に示すように、第１及び第２の駆動信号り。、膓
がＨ”の期間（同図Ｇ）は、第１のトランジスタＱ１が
オフで、第２のトランジスタＱ２がオン状態にある。こ
のとき、τだけ遅延したナンド信号Ｓｆが第３及び第４
のトランジスタＱ３゜−Ｑ４に供給されると、第１及び
第２の駆動信号≦。。
がＨ”の期間（同図Ｇ）は、第１のトランジスタＱ１が
オフで、第２のトランジスタＱ２がオン状態にある。こ
のとき、τだけ遅延したナンド信号Ｓｆが第３及び第４
のトランジスタＱ３゜−Ｑ４に供給されると、第１及び
第２の駆動信号≦。。
≦３１が立ら−Ｌがってからナンド信号Ｓｆが立ち上が
るまでの期間Ｘの間は第３のトランジスタＱ３がオンで
、しかも第２の駆動信号Ｓａが“Ｈ”の状態にあるので
、第３及び第５のトランジスタＱ３．Ｑ６が夫々オンす
る。これによって、第２のトランジスタＱ２のゲート・
ドレイン間がショートされて、この１ランジスタＱ２は
ダイオードとして動作する。このときの等価回路を第２
図に示す。
るまでの期間Ｘの間は第３のトランジスタＱ３がオンで
、しかも第２の駆動信号Ｓａが“Ｈ”の状態にあるので
、第３及び第５のトランジスタＱ３．Ｑ６が夫々オンす
る。これによって、第２のトランジスタＱ２のゲート・
ドレイン間がショートされて、この１ランジスタＱ２は
ダイオードとして動作する。このときの等価回路を第２
図に示す。
そのため、第２のトランジスタＱ２には電流が流れ、こ
れに伴って接続点ｑ１の電位は急速に低下し、接続点ｑ
１の電位がそのスレンショール１−レベルｖｔｈまで低
下したとき、このトランジスタＱ２がオフする。トラン
ジスタＱ２がオフするまでに流れる電流変化に基づく出
力端子（２）の電圧波形を第４図Ｈに示す。
れに伴って接続点ｑ１の電位は急速に低下し、接続点ｑ
１の電位がそのスレンショール１−レベルｖｔｈまで低
下したとき、このトランジスタＱ２がオフする。トラン
ジスタＱ２がオフするまでに流れる電流変化に基づく出
力端子（２）の電圧波形を第４図Ｈに示す。
このことから、遅延時間τは少なくともこの１ランジス
タＱ２がオフするまでの１１１旧す；−に選定されるが
、本出願人の実験によれば、τ＝４〜Ｉｆｆｎ Ｓｅｃ
％就中６〜８ ｎ ｓｅｃが好適である。
タＱ２がオフするまでの１１１旧す；−に選定されるが
、本出願人の実験によれば、τ＝４〜Ｉｆｆｎ Ｓｅｃ
％就中６〜８ ｎ ｓｅｃが好適である。
次に、ナンド信号Ｓｆが立ち上がってから第１及び第２
の駆動信号９ｃ、膓が立ち下がるまでの期間Ｙでは、ナ
ンド信号Ｓｆが１Ｈ″になるため、第４のトランジスタ
Ｑ４のみオンして第５のトランジスタＱ６のドレインは
この第４のトランジスタＱ４を介して電源ＶＯＳに接続
されたことになるから、第２のトランジスタＱ２はオン
状態を持続する。
の駆動信号９ｃ、膓が立ち下がるまでの期間Ｙでは、ナ
ンド信号Ｓｆが１Ｈ″になるため、第４のトランジスタ
Ｑ４のみオンして第５のトランジスタＱ６のドレインは
この第４のトランジスタＱ４を介して電源ＶＯＳに接続
されたことになるから、第２のトランジスタＱ２はオン
状態を持続する。
このときの等価回路を第３図に示す。
さて、期間Ｙの初期段階に第２のトランジスタＱ２を流
れる電流によって、リンギングが発生ずる。しかし、第
２のトランジスタＱ２のドレイン電位はｖｔｈであるた
め、このトランジスタＱ２を流れる電流値は小さく、従
って、このとき発生する１ランジェントは小さくなり、
それに伴ってオーバシュート及びアンダシュート量も少
なくなる（第４図ＩＩ）。
れる電流によって、リンギングが発生ずる。しかし、第
２のトランジスタＱ２のドレイン電位はｖｔｈであるた
め、このトランジスタＱ２を流れる電流値は小さく、従
って、このとき発生する１ランジェントは小さくなり、
それに伴ってオーバシュート及びアンダシュート量も少
なくなる（第４図ＩＩ）。
第５図は入力データ信号Ｓａの立ち下がり時にお番する
出力データ信号Ｓｅの振幅変化を、従来と比較した図で
あり、曲線１１がこの発明の振幅変化であり、曲線１２
が従来の振幅変化である。
出力データ信号Ｓｅの振幅変化を、従来と比較した図で
あり、曲線１１がこの発明の振幅変化であり、曲線１２
が従来の振幅変化である。
このように、上述の構成によれば、期間Ｘの間（，１第
２のトランジスタＱ２をダイオードとして動作さ−ｌ、
残りの期間Ｙば通常のトランジスタとして動作さ（！、
トランジスタとして動作させるときには、接続点ｑ１の
電位を充分低くしたので、入力データ信号Ｓａの立ら下
がり時に発生するカレントノイズを適切に抑圧でき、こ
れによって出力端子（２）に接続される後段の回路にそ
のスレッショールドレベルｖｔｈを越えるようなノイズ
の入力を禁ＩＩ−できる。従って、カレントノイズによ
る後段回路の誤動作を確実に回避できる。
２のトランジスタＱ２をダイオードとして動作さ−ｌ、
残りの期間Ｙば通常のトランジスタとして動作さ（！、
トランジスタとして動作させるときには、接続点ｑ１の
電位を充分低くしたので、入力データ信号Ｓａの立ら下
がり時に発生するカレントノイズを適切に抑圧でき、こ
れによって出力端子（２）に接続される後段の回路にそ
のスレッショールドレベルｖｔｈを越えるようなノイズ
の入力を禁ＩＩ−できる。従って、カレントノイズによ
る後段回路の誤動作を確実に回避できる。
この発明を第８図に示すような並列出力形の出力バッフ
１回路に適用する場合には、ｎビットの夫々に設けられ
た第２のトランジスタを流れる電流値が上述したように
、非常に小さくなるから、このような回路構成のものに
この発明を適用する場合においても、カレントノイズが
充分に抑圧されるから、その効果は大きい。
１回路に適用する場合には、ｎビットの夫々に設けられ
た第２のトランジスタを流れる電流値が上述したように
、非常に小さくなるから、このような回路構成のものに
この発明を適用する場合においても、カレントノイズが
充分に抑圧されるから、その効果は大きい。
出力端子（２）に接続される後段回路のスレッショール
ドレベルが上述とは逆に＋３．５ｖ程度ある場合には、
入力データ信号Ｓａの立ち−ヒがり時に発生するカレン
トノイズが問題になるから、この場合には第１のトラン
ジスタＱ１のゲート・ドレイン間に上述の制御回路（２
０）を設ければ、同様な動作により立ち上がり時のカレ
ントノイズを有効に抑圧でき、出力端子（２）に接続さ
れる後段回路への影響を確実に除去できる。
ドレベルが上述とは逆に＋３．５ｖ程度ある場合には、
入力データ信号Ｓａの立ち−ヒがり時に発生するカレン
トノイズが問題になるから、この場合には第１のトラン
ジスタＱ１のゲート・ドレイン間に上述の制御回路（２
０）を設ければ、同様な動作により立ち上がり時のカレ
ントノイズを有効に抑圧でき、出力端子（２）に接続さ
れる後段回路への影響を確実に除去できる。
第１及び第２のトランジスタＱ１．Ｑ２の導電形は一例
に過ぎず、この他の導電形の組合せでも、そのトランジ
スタに供給される第１及び第２の駆動信号の極性を選択
するだけで、実現できることば容易に理解できる。
に過ぎず、この他の導電形の組合せでも、そのトランジ
スタに供給される第１及び第２の駆動信号の極性を選択
するだけで、実現できることば容易に理解できる。
以−に説明したようにこの発明によれば、極めて筒中な
回路構成で、入力データ信号の立ち上がり又は立ち下が
り時に発生するカレントノイズを有効に抑圧できる。従
って、この発明によれば、第１及び第２のトランジスタ
Ｑ１．Ｑ’２の電流駆動能力を増してもカレントノイズ
による影響が心配ないから、高速の出力動作をおこなう
ことができ、高速動作の半導体集積回路を実現できる。
回路構成で、入力データ信号の立ち上がり又は立ち下が
り時に発生するカレントノイズを有効に抑圧できる。従
って、この発明によれば、第１及び第２のトランジスタ
Ｑ１．Ｑ’２の電流駆動能力を増してもカレントノイズ
による影響が心配ないから、高速の出力動作をおこなう
ことができ、高速動作の半導体集積回路を実現できる。
また、この発明によれば、バッファトランジスタを流れ
る電流値を充分抑圧できるから、並列出力形の集積回路
に適用して極めて好適である。
る電流値を充分抑圧できるから、並列出力形の集積回路
に適用して極めて好適である。
第１図はこの発明に係る出カバソファ回路の一例を示す
系統図、第２図及び第３図はその動作状態での部分的な
等価回路図、第４図及び第５図は夫々その動作状態を説
明するための波形図、第６図は従来の出力バッファ回路
の系統図、第７図はその動作説明図、第８図は従来の伯
の系統図である。 Ｑｌは出力バッファ回路、（２０）は制御回路、Ｑ １
１ Ｑ ２はバッファ用の第１及び第２のトランジスタ
、１３１．１４１は第１及び第２のゲート回路、（２１
）は遅延回路、Ｑｌ、Ｑ４は制御用の第３及び第４のト
ランジスタ、Ｓａは入力データ信号、Ｓｓは出力データ
信号である。 旧Ｒ１−旧 Ｓ
系統図、第２図及び第３図はその動作状態での部分的な
等価回路図、第４図及び第５図は夫々その動作状態を説
明するための波形図、第６図は従来の出力バッファ回路
の系統図、第７図はその動作説明図、第８図は従来の伯
の系統図である。 Ｑｌは出力バッファ回路、（２０）は制御回路、Ｑ １
１ Ｑ ２はバッファ用の第１及び第２のトランジスタ
、１３１．１４１は第１及び第２のゲート回路、（２１
）は遅延回路、Ｑｌ、Ｑ４は制御用の第３及び第４のト
ランジスタ、Ｓａは入力データ信号、Ｓｓは出力データ
信号である。 旧Ｒ１−旧 Ｓ
Claims (1)
- コンプリメンタリ動作する直列接続された第１及び第２
のＭＯＳトランジスタの中点より出力端子が導出される
と共に、上記第１又は第２のＭＯＳトランジスタのゲー
ト・ドレイン間に制御回路が設けられ、これらＭＯＳト
ランジスタにデータ信号が供給された時点から一定の時
間だけ上記制御回路を動作させてこの制御回路が接続さ
れたＭＯＳトランジスタをダイオードとして動作させる
ようにした出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229707A JPS61108223A (ja) | 1984-10-31 | 1984-10-31 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229707A JPS61108223A (ja) | 1984-10-31 | 1984-10-31 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61108223A true JPS61108223A (ja) | 1986-05-26 |
Family
ID=16896435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229707A Pending JPS61108223A (ja) | 1984-10-31 | 1984-10-31 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61108223A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208321A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 半導体集積回路装置 |
| US5430389A (en) * | 1992-09-29 | 1995-07-04 | Hitachi, Ltd. | Output circuit with a current injection circuit including a reference voltage generator |
| DE4324138B4 (de) * | 1992-07-25 | 2008-07-10 | Magnachip Semiconductor, Ltd. | CMOS-Drei-Zustands-Pufferschaltung |
-
1984
- 1984-10-31 JP JP59229707A patent/JPS61108223A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208321A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 半導体集積回路装置 |
| DE4324138B4 (de) * | 1992-07-25 | 2008-07-10 | Magnachip Semiconductor, Ltd. | CMOS-Drei-Zustands-Pufferschaltung |
| US5430389A (en) * | 1992-09-29 | 1995-07-04 | Hitachi, Ltd. | Output circuit with a current injection circuit including a reference voltage generator |
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