JPS62269514A

JPS62269514A - 出力回路

Info

Publication number: JPS62269514A
Application number: JP11415486A
Authority: JP
Inventors: Mitsuyuki Kunieda; 國枝　光行; Tadahiro Kuroda; 忠広黒田; Hiroaki Suzuki; 宏明鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-05-19
Filing date: 1986-05-19
Publication date: 1987-11-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この充用は半導体集積回路の出力回路に係り、特に出力
信号のレベルが変化する際に発生するノイズが他の回路
に与える影響を軽減するような改良に関する。

（従来の技術）従来、半導体集積回路（以下、ＩＣと称する）の内部に
設けられる信号の人、出力回路には、高電位側の電源電
圧Ｖｏｏ及び低電位側の電源電圧Ｖｓｓが供給される一
組の電源端子及びＩＣ内部のアルミニュームなどによる
配線を介して電＃ｉ電圧Ｖｏ　Ｄ　、Ｖａ　ｓが供給さ
れている。

ところで、最近のＩＣでは素子の微細化が進み、電流駆
動力が増大して、出力回路からの出力信号の立上がり時
間、立下がり時間が改善されるにつれて、それに起因す
る問題が生じている。

第１３図は従来のＩＣ内部のＭ源配線に関係する部分の
等価回路図である。図において、１０１は外部から高電
位側の電源電圧Ｖｏｏが供給されるｉ！電源端子ｉ０２
は低電位側の電源電圧Ｖｓｓが供給される７１１ｍＭ子
、１０３はＩＣパッケージのインナーリード配線部、１
０４はボンディング・ワイヤ部、１０５はＩＣベレット
内部である。さらに１０６はボンディング・ワイヤ部１
０４を介して電源電圧Ｖ［）Ｄが供給される電源パッド
、１０７は同じくボンディング・ワイヤ部１０４を介し
て電源電圧ＶａＳが供給される電源パッドである。上記
ＩＣペレット内部１０５にはそれぞれ複数国の入力回路
１０８及び出力回路　１０９が設けられており、これら
の入、出力回路は、上記電源パッド１０６．　１０７に
接続されたアルミニュームなどからなる内部配線１１０
、　１１１の相互間に接続されている。そして、各入力
回路１０８には各入力端子１１２に与えられる信号が供
給され、各出力回路１０９からの出力信号は各出力端子
１１３を介してＩＣの外部に出力される。

そして図中の抵抗Ｒ１インダクタンス■及び容量Ｃは、
ＩＣ内部のアルミニューム配線、ボンディング・ワイヤ
、パッケージのインナーリードなどに寄生しているもの
を等端的に示したものである。

この回路で、一つの出力回路＋０９の出力信号が低レベ
ル（Ｖｓｓ）に立下がるときに、Ｖ９Ｂ側に流れる電流
の時間的変化が瞬間的に大きくなり、上記寄生抵抗Ｒ１
寄生インダクタンスＩに電位降下が生じる。このため、
配線　１１１の途中にはノイズが発生する。

このような電源電位の変動があった場合、この出力回路
に隣接して一定レベルの信号を出力している他の出力回
路があると、この出力回路の出力信号にノイズが重畳さ
れる。また、この出力回路に隣接して入力回路があれば
、上記ノイズによりその入力量１ｉｆｉ電圧が変動する
。特にＴＴＬレベルの入力信号の場合や、ゆっくりと変
化するいわゆるスロークロック入力時などの場合には、
入力閾値電圧の変動は深刻な一問題になる。

また、多数の出力回路の出力信号が同時に立下がると、
前記Ｖｓｓ電位の瞬間的な変化により発生するノイズが
ざらに大きくなり、問題はいっそう深刻になる。このよ
うなことは、出力回路の出力信号が立上がる場合にも、
Ｖｏｏ側において同様の問題が発生する。

そこで、従来ではＶＤ　ｏ　、Ｖｓ　ｓを供給するため
の電源端子の数を増やすことにより、奇生抵抗及び奇生
インダクタンス成分を減らし、また、一つの配線につな
がる出力回路の数を減らすことにより、配線を流れる電
流の時間的変化を小さくする対策が講じられている。し
かし、電源端子の数及び配置する位置に制約がある場合
にこの対策は施しにくく、また例えば入力回路と出力回
路の電源配線を分離したとしても、出力回路相互間の干
渉は避けられない。

そこで、別の対策として、出力波形をなまらせ、出力回
路に流れる電流の時間的変化を小さくすることが考えら
れる。ところが、この場合には出力信号のスピードが遅
くなるという欠点がある。

（発明が解決しようとする問題点）このように従来の出力回路では、出力信号のレベル変化
時に電源配線に発生するノイズを押さえようとすると出
力信号のスピードが遅くなるという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は出力信号のスピードを遅くすることな
しに、電源配線に発生するノイズにより他の回路に与え
る影響を低減させることができる出力回路を提供するこ
とにある。

この発明の出力回路は、それぞれ一対の電源端子からな
る第１、第２の電源端子対と、上記第１の電源端子対の
相互間に接続された第１のバッファ回路と、上記第２の
電源端子対の相互間に接続された第２のバッファ回路と
、上記第１、第２のバッファ回路の出力端が共通接続さ
れた出力端子と、出力すべき信号が与えられる入力端子
と、上記入力端子の信号を所定期間遅延する信号遅延手
段と、上記入力端子に与えられる入力信号及び信号遅延
手段からの遅延出力信号が供給され、上記入力信号と上
記遅延出力信号のレベルが互いに異なる場合には上記第
１のバッファ回路のみを入力゛　信号に応じて動作させ
て上記出力端子の信号のレベル設定を行なわせ、上記入
力信号と上記遅延出力信号のレベルが等しい場合には上
記第２のバッファ回路のみを入力信号に応じて動作させ
るバッファ回路制御手段とから構成されている。

（作用）この発明の出力回路では、入力端子に与えられる信号の
レベルが変化するときである入力信号と上記遅延出力信
号のレベルが互いに異なるときには上記第１のバッファ
回路のみを入力信号に応じて動作させて上記出力端子の
信号のレベル設定を行なわせ、入力信号のレベルが変化
してから所定期間が軽過して上記入力信号と上記遅延出
力信号のレベルが等しくなったときには上記第２のバッ
ファ回路のみを入力信号に応じて動作させることにより
、出力信号のレベル変化時の電源ノイズを第１の電源端
子対間にのみ発生させ、第２の電源端子対の相互間に接
続された他の回路に対する影響をなくすようにしている
。

（＊施例）以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明の出力回路の第１の実施例による構成
を示すブロック図である。

図おいて、１１は高電位側の電’Ｊ’ＪＮ圧Ｖｏｏ１が
外部から供給される電源端子、１２は低電位の電源電圧
Ｖｓｓｌが供給される電源端子であり、この両端子は対
にして使用される。同じく、１３は高電位側の電源電圧
Ｖ。ｏ２が外部から供給される電源端子、１４は低電位
の電源電圧Ｖｓｓ２が供給される電源端子であり、この
両端子も対にして使用される。

上記電源端子１１と１２との相互間にはＩＣ内部で形成
された信号をＩＣ外部に出力するためのバッファ回路１
５が接続されており、１！ｉ！！端子１３と１４との相
互間にもＩＣ内部で形成された信号をＩＣ外部に出力す
るためのバッファ回路１６が接続されている。この両バ
ッファ回路１５．１６の出力暖は共通接続され、この共
通接続点は信号の出力端子１７に接続されている。

上記両バッファ回路１５．１６には制御回路１８の出力
信号が供給されている。この制御回路１８には、外部か
らそのＩＣに入力される信号ＩＮが供給される入力端子
１９のその信号ＩＮと、上記入力端子１９の信号ＩＮを
所定期間τだけ遅延する入力遅延回路２０の遅延出力信
号とが供給される。上記制御回路１８は、上記入力信号
ＩＮのレベルと入力遅延回路２０の遅延出力信号のレベ
ルとが異なっているときには上記一方のバッファ回路１
５のみを入力信号ＩＮに応じて動作させるように制御し
て出力信号ＯＵＴのレベル設定を行なわせ、出力信号Ｏ
ＵＴのレベル設定の後、入力信号ＩＮのレベルと入力遅
延回路２０の遅延出力信号のレベルとが等しくなったと
きには上記他方のバッファ回路１６のみを入力信号ＩＮ
に応じて動作させるように制御する。

このような構成によれば、入力端子１つの信号ＩＮのレ
ベルが変化するときには、制御回路１８の出力に応じて
一方のバッファ回路１５のみが動作し、これにより出力
信号０１ＪＴのレベルが設定される。

従って、このときには、ｖ３３１１１１ＩＩもしくはＶ
ｏｏｌ側に流れる′ＩＲ流の時間的変化が瞬間的に大き
くなり、前記した寄生抵抗、寄生インダクタンスに電位
降下が生じることにより、電源ＶｏｏｌとＶｓｓｌとの
間に前記のようなノイズが発生する。このとき、他方の
バッファ回路１６は動作しないので、電源Ｖｏｏ２とＶ
ｓｓ２との間にはノイズは発生しない。

上記バッファ回路１５による信号ＯＵＴのレベル設定の
後、入力信号ＩＮと遅延出力信号のレベルが一致した後
は、制御回路１８の出力に応じて今度は他方のバッファ
回路１６のみが入力信号ＩＮに応じて動作する。そして
このバッファ回路１６が動作することにより、予めバッ
フ７回路１５でレベル設定された信号ＯＵＴがこのバッ
ファ回路１６により保持される。バッファ回路１６が動
作する時には既に信号ＯＵＴのレベルは設定されており
、バッファ回路１６は信号ＯＵＴのレベルが低下もしく
は上昇しないようにわずかの電流を出力端子１７に供給
して信号０ｔＪＴの保持のみを行なえばよい。このため
、バッファ回路１６が動作する期間でも電源Ｖｏｏ２と
■８９２との間にはノイズは発生しない。

このような構成の出力回路では、ＩＣの内部に設けられ
た一つの出力回路でＶｏｏｌとＶｓｓｌとの間にノイズ
が発生した場合、同じＩＣ内でこの出力回路に隣接して
一定レベルの信号を出力している他の出力回路があった
としても、この出力回路はＶｏｏ２とＶ９９２との間に
接続されているバッファ回路１Ｇによりその出力信号の
レベルが保持されているため、その出力信号にノイズが
重畳される恐れはない。また、このバッファ回路１５で
レベル設定が行われる出力回路に隣接して入力回路があ
っても、同様の理由によりＶｏｏｌとＶｓｓｌとの間に
発生する上記ノイズによりその入力１４１Ｉ′Ｉ！圧が
変動する恐れも生じない。

また、多数の出力回路の出力信号が同時に変化するよう
な場合でも、ノイズが発生するのはＶｏｏｌとＶｓｓｌ
との間のみであるため、Ｖｏｏ２とＶｓｓ２との間で動
作しているバッファ回路１５を持つ出力回路の出力信号
にはノイズは重畳しない。

このように上記実施例の出力回路ではｉｓ間に発生する
ノイズにより伯の回路に与える影響を低減させることが
できる。しかも出力信号０ＬＩＴのレベルが変化する際
には、バッファ回路１５によって出力端子１７を充分に
駆動することができるので、出力信号ＯＵＴのスピード
を遅くする恐れもない。

第２図は上記実施例回路の具体的な構成を示す回路図で
あり、第１図と対応する箇所には同一符号を付している
。図において、一方のバッファ回ジスタ２１と、電源端
子１２と出力端子１７との間にソース、ドレイン間に挿
入されたＮチャネルＭ　ＯＳトランジスタ２２とから構
成されている。また他方のバッファ回路１６は、電源端
子１３と出力端子１７との間にソース、ドレイン間に挿
入されたＰチャネルＭＯＳトランジスタ２３と、電源端
子１４と出力端子１７との間にソース、ドレイン間μｓ
挿入されたＮチャネルＭＯＳトランジスタ２４とから構
成されている。

前記入力遅延回路２０Ｇ、ｔｌ続接続された奇数個のイ
ンバータ、例えばＣＭＯＳインバータ２５及び各インバ
ータ２５の出力端とアースとの間にそれぞれ接続された
容量２６とで構成されている。

前記制御回路１８は、それぞれ２１［１ｉ１のオアゲー
ト回路２７．２８、アンドゲート回路２９．３０及びイ
ンバータ、例えばＣＭ　ＯＳインバータ３１で構成され
ている。そして前記入力信号ＩＮは上記オアゲート回路
２７．２８及びアンドゲート回路２９．３０それぞれの
一方入力端に並列に供給されている。また、上記入力遅
延回路２０の出力信号が上記オアゲート回路２８及びア
ンドゲート回路２９それぞれの他方入力端に直接に、か
つ入力遅延回路２０の出力信号が上記インバータ３１を
介して上記オアゲート回路２７及びアンドゲート回路３
０それぞれの他方入力端に供給されている。また上記オ
アゲート回路２８及びアンドケート回路２９の出力信号
が前記一方のバッファ回路１５内のＰチャネルＭＯ８ｔ
−ランジスタ２１゜ＮチャネルＭＯＳトランジスタ２２
の各ゲートに供給され、上記オアゲート回路２７及びア
ンドゲート回路３０の出力信号が前記他方のバッファ回
路１６内のＰチャネルＭＯＳトランジスタ２３．Ｎチャ
ネルＭＯ８トランジスタ２４の各ゲートに供給されてい
る。

次に上記第２図の構成の回路の動作を第３図のタイミン
グチャートを用いて説明する。なお、第３図中の信号Ｎ
１ないしＮ６はそれぞれ第２図中に示されるように、入
力遅延回路２０、制御回路１８内のインバータ３１．オ
アゲート回路２７．オアゲート回路２８．アンドゲート
回路２９．アンドゲート回路３０それぞれの出力信号で
ある。

まず、入力信号ＩＮが高レベル（Ｖｏｏ２）で安定して
いるとき、出力信号ＯＵＴは低レベル（Ｖｓｓ２）で安
定している。このとき、入力遅延回路２０の出力信号Ｎ
１は低レベルになっている。

また制御回路１８内のインバータ３１の出力信号Ｎ２は
高レベルになっている。このため、制御回路１８内のオ
アゲート回路２８の出力信号Ｎ４が高レベル、゛　アン
ドゲート回路２９の出力信号Ｎ５が低レベルとなり、バ
ッファ回路１５内のＰチャネルＭＯＳトランジスタ２１
及びＮチャネルＭＯＳトランジスタ２２が共にオフ状態
となる。従って、このバッファ回路１５は動作しない。

他方、オアゲート回路２７の出力信号Ｎ３が高レベル、
アンドゲート回路３０の出力信号Ｎ６が高レベルとなり
、バッファ回路１Ｇ内のＰチャネルＭＯＳトランジスタ
２３がオフ状態、ＮチャネルＭＯＳトランジスタ２４が
オン状態となる。従って、このバッファ回路１６は動作
し、オン状態のトランジスタ２４を介して出力端子１７
の信号ＯＵＴが低レベルに設定される。

次に入力信号ＩＮが高レベルから低レベルに変化したと
する。信号ＩＮが低レベルに変化することにより、ただ
ちに信号Ｎ４とＮ６が低レベルに変化する。信号Ｎ４が
低レベルになることにより、バッファ回路１５内のＰチ
ャネルＭＯＳトランジスタ２１がオン状態となり、この
トランジスタ２１を介して出力端子１７がＶｏｏｌの電
源により充電開始される。すなわち、これによりバッフ
ァ回路１５が動作し、出力信号０ＬＪＴのレベルがこの
バッファ回路１５により高レベルに設定される。この場
合、出力信号ＯＵＴのレベ、ルは高レベルに順次上昇し
ていく。他方、信号Ｎ６が低レベルになることにより、
いままでオン状態にされていたバッファ回路１６内のＮ
チャネルＭｏＳトランジスタ２４がオフ状態となる。こ
のとき予めこのバッファ回路１６内のＰチャネルＭＯＳ
トランジスタ２３はオフ状態にされているので、このバ
ッファ回路１６は動作しない。そして、出力信号ＯＵＴ
が上昇する際に、電源Ｖｏｏ１とＶｓｓｌとの間には前
記のようなノイズが発生する。

上記トランジスタ２１がオン状態になった後から前記で
の期間が経過すると、入力遅延回路２０の出力信号Ｎ１
が低レベルから高レベルに変化し、この後、インバータ
３１の出力信号Ｎ２が高レベルから低レベルに変化する
。ここで入力信号ＩＮは予め低レベルになっているため
、オアゲート回路２７の出力信号Ｎ３が低レベルに、オ
アゲート回路２８の出力信＠Ｎ４が高レベルにそれぞれ
反転する。

これにより、いままでオン状態であったバッファ回路１
５内のＰチャネルＭＯＳトランジスタ２１に代わってバ
フフッ回路１６内のＰチャネルＭＯＳトランジスタ２３
がオン状態になる。従って、入力遅延回路２０における
遅延期間τが経過した後は、バッファ回路１６が動作し
、出力信号ＯＵＴの高レベルがこのバッファ回路１６に
より保持される。このとき、予め出力信号０ＬＩＴのレ
ベルは充分高くなっているので、バフフッ回路１６内の
ＰチャネルＭＯ８トランジスタ２３には大きな電流は流
れず、従って前記したようにＶｏｏ２とＶｓｓ２との間
にはほとんどノイズは発生しない。

次に入力信号ＩＮが低レベルから高レベルに変化したと
する。ここで予め入力遅延回路２０の出力信号Ｎ１は高
レベルに、インバータ３１の出力信号Ｎ２は低レベルに
なっているため、信号ＩＮが高レベルに変化することに
より、ただちにアンドゲート２９の出力信号Ｎ５が高レ
ベルに変化する。また、信号ＩＮが高レベルに変化する
ことにより、ただちにオアゲート２７の出力信号Ｎ３も
高レベルに変化する。信号Ｎ５が古レベルになることに
より、バッファ回路１５内のＮチャネルＭＯＳトランジ
スタ２２がオン状態となり、このトランジスタ２２を介
して出力端子１７がＶｓａｌの電源により放電開始され
る。すなわち、これによりバッファ回路１５が動作し、
出力信号ＯＵＴのレベルがこのバッファ回路１５により
低レベルに設定され、信号ＯＵＴのレベルは順次降下し
ていく。他方、信号Ｎ３が高レベルになると、いままで
オン状態にされていたバッファ回路１６内のＰチャネル
〜１０Ｓトランジスタ２３がオフ状態となる。このとき
このバッファ回路１６内のＮチャネルＭＯＳトランジス
タ２４は予めオフ状態にされているので、このバラフッ
回路１６は動作しない。そして、出力信号ＯＵＴが降下
する際に、’ＲＭＶｏ　ｏ　１とＶｓｓｌとの間にはノ
イズが発生する。

次に上記トランジスタ２２がオン状態になった後から前
記τの期間が経過すると、信号Ｎ１が高レベルから低レ
ベルに反転し、さらにインバータ３１の出力信号Ｎ２が
低レベルから高レベルに反転する。信号Ｎ１が低レベル
に反転するとアンドゲート回路２９の出力信号Ｎ５が低
レベルに反転する。

また、予め入力信号ＩＮは高レベルになっているため、
信号Ｎ２が高レベルに反転するとアンドゲート回路３０
の出力信号Ｎ６が高レベルに反転する。

これにより、いままでオン状態であったバッファ回路１
５内のＮチャネルＭＯＳトランジスタ２２に代わってバ
ッファ回路１６内のＮチャネルＭＯＳトランジスタ２４
がオン状態になる。従って、上記期間τが経過した後は
、バッファ回路１６が動作し、出力信号ＯＵＴの低レベ
ルがこのバッファ回路１Ｇにより保持される。このとき
、出力信号０ＬＩＴのレベルは充分低くなっているので
、バッファ回路１６内のＮチャネルＭｏＳトランジスタ
２４には大きな電流は流れず、Ｖｏｏ２とｖ８８２との
間にはほとんどノイズは発生しない。

ここで、上記回路においてバッファ回路１Ｇは出力信号
０ＬＩＴのレベルを保持できるだけの駆動力があれば充
分であるため、通常、ＰチャネルＭＯＳトランジスタ２
３．ＮチャネルＭｏＳトランジスタ２４のディメンジョ
ンはバッファ回路１５内のＰチャネルＭｏＳトランジス
タ２１．ＮチャネルＭＯＳトランジスタ２２のそれより
も小さくできる。

従って、バッファ回路を二つ設けても、それ程のパター
ン占有面積の増大を招かない。また、出力信号０１ＪＴ
のレベル設定は、バッファ回路１５内のＰチャネルＭｏ
Ｓトランジスタ２１．ＮチャネルＭＯＳトランジスタ２
２のディメンジョンをある程度大きくとることにより充
分に速いものにできる。

第４図はこの発明の出力回路の第２の実施例による構成
を示すブロック図である。

この実施例回路は、前記第１図の実施例回路に対して出
力信号０ＬＪＴの出カイネーブル例能を付加するように
したものである。このため、前記制御回路１８、入力遅
延回路２０はそれぞれ出力イネープル喋能を持つ制御回
路４０、入力遅延回路４１に変更されている。ここで上
記制御回路４０、入力遅延回路４１には入力信号ＩＮの
他に新たにＩＣ外部から端子４２を介して入力されるイ
ネーブル制御信号Ｅが供給される。ここで上記制御回路
４０は、上記イネーブル制御信号Ｅが高レベルに設定さ
れているときには第１図の実施例の制御回路１８と同様
のｉｌｌ　ｍを行ない、信号Ｅが低レベルに設定されて
いるときにはバッファ回路１５と１６の両方が動作しな
いように制御する。

第５図は上記第４図の実施例回路の具体的な構成を示す
回路図であり、第４図と対応する箇所には同一符号を付
している。この具体回路では制御回路４０において、前
記第２図の具体回路の制御回路１８内に設けられている
２人力のオアゲート回路２７、２８と２人力のアンドゲ
ート回路２９．３０とがそれぞれ３人力のオアゲート回
路４３．４４と３人力のアンドゲート回路４５．４６と
に置換えられ、信号Ｅの反転信号Ｅがオアゲート回路４
３．４４に並列に供給され、信号Ｅがアンドゲート回路
４５．４６に並列に供給されている。

入力遅延回路４１では、前記ｗｉ続接続された奇数個の
インバータ２５のうちＲ終段のインバータがクロックド
インバータ４７に置換えられ、かつ縦続接続された奇数
個のインバータ２５のうち初段のインバータの出力端と
上記クロックドインバータ４７の出力端との間にクロッ
クドインバータ４８が新たに接続される。また、この入
力遅延回路４１では、縦続接続された奇数個のインバー
タ、例えばＣＭＯＳインバータ４９及び各インバータ４
９の出力端とアースとの間にそれぞれ接続された容酋５
０とで構成され、上記端子４２の信号Ｅを遅延する遅延
回路５１と、この遅延回路５１の出力及び信号Ｅが供給
されるアンドゲート回路５２とが新たに設けられている
。そして上記アンドゲート回路５２の出力信号ＥＨ及び
その反転信号ＥＨは上記２個のクロックドインバータ４
７．４８に供給されており、一方のクロックドインバー
タ４７は信号ＥＨが活性化（高レベル）されたときに動
作し、他方のクロックドインバータ４８は信号ＥＨが活
性化されたときに動作する。

この第５図回路において、イネーブル制御信号Ｅが高レ
ベルで一定しているとき、３人力のオアゲート回路４３
．４４と３人力のアンドゲート回路４５゜４６はそれぞ
れ舶記第２図回路内の２人力のオアゲート回路２７．２
８と２人力のアンドゲート回路２９゜３０と同様に動作
する。また、このとき入力遅延回路４１内のアンドゲー
ト回路５２の出力信号ＥＨは低レベルであり、クロック
ドインバータ４７が動作する。このため、この回路は前
記第２図の回路と同様に動作する。

他方、信号Ｅが低レベルで一定しているとき、信号Ｅは
高レベルで一定しており、オアゲート回路４３．４４の
各出力信号が高レベルに、アンドゲート回路４５．４６
の各出力信号が低レベルにそれぞれ設定される。これに
よりバッファ回路１５．１６内のトランジスタ２１ない
し２４が全てオフ状態にされ、出力端子１７は高インピ
ーダンス状態にされる。すなわち、この回路はトライス
テート型の出力回路となる。

また、この回路のように出力イネーブル機能を持つもの
において前記第２図のような入力遅延回路を使用すると
、入力信号ＩＮのレベルが一定であってもイネーブル制
御信号Ｅが活性化される際には前記のようなノイズがＶ
ｏｏ２とＶｓｓ２との間に発生してしまう。そこで、こ
の回路では入力遅延回路４１を図示のように構成するこ
とにより、イネーブル制御信号Ｅが活性化される際にも
Ｖｏｏ２とＶｓｓ２との間にノイズが発生しないように
している。

以下、この回路においてイネーブル制御Ｉ信号Ｅが活性
化される際の動作を第６図のタイミングチャートを用い
て説明する。まず、イネーブル制御信号Ｅが非活性化さ
れているとき、すなわち信号Ｅが低レベルにされている
とき、オアゲート回路４３、４４の出力信号Ｎ３、Ｎ４
は高レベルであり、アンドゲート回路４５．４６の出力
信号Ｎ５、Ｎ６は低レベルである。従って、この場合に
は前記したようにバッファ回路１５．　ＩＧ内のトラン
ジスタ２１ないし２４が全てオフ状態にされ、出力端子
１７は高インビーダンス状態にされる。この高インピー
ダンス状態は第６図の信号ＯＵＴでは破線で示されてい
る。

次に信号Ｅが低レベルから高レベルに反転したとする。

ここで遅延回路５１の出力信号はまだ高レベルになって
いるため、信号Ｅが高レベルに反転した直後にアンドゲ
ート回路５２の出力信号ＥＨが高レベルに立上がる。こ
の信号ＥＨが高レベルになることにより、クロックドイ
ンバータ４８が動作状態となり、クロックドインバータ
４７が非動作状態となる。クロックドインバータ４８が
動作状態になると、入力遅延回路４１の出力信号Ｎ１は
入力信号ＩＮと同じレベルになる。ここで仮に入力信号
ＩＮが高レベルになっていれば信号Ｎ１も高レベルにな
る。従って、インバータ３１の出力信号Ｎ２は低レベル
となる。この状態のとき、オアゲート回路４３の出力信
号Ｎ３が高レベル、アンドゲート回路４６の出力信号Ｎ
６が低レベルとなり、バッファ回路１６内のトランジス
タ２３．２４は両方ともオフ状態となり、このバッファ
回路１６は動作しない。

他方、オアゲート回路４４の出力信号Ｎ４が高レベル、
アンドゲート回路４５の出力信号Ｎ５が高レベルとなり
、バッファ回路１５内のトランジスタ２２がオン状態と
なる。すなわち、バッファ回路１５は動作し、トランジ
スタ２２を介して出力端子１７が放電され、出力信号０
０丁は入力信号ＩＮに応じた低レベルに設定される。こ
のとき、電源端子１１と１２との間にはノイズが発生す
るが、電源端子１３と１４との間にノイズは発生しない
。

次に遅延回路５１の遅延期間τ′が経過して、アンドゲ
ート回路５２の出力信号Ｅｌ−１が低レベルに下がると
、いままで動作状態であったクロックドインバータ４８
が非動作状態となり、他方、クロックドインバータ４７
が動作状態となる。クロックドインバータ４７が動作状
態になると、入力遅延回路４１の出力信号Ｎ１は入力信
号ＩＮとは反対のレベルになる。ここで入力信号ＩＮが
高レベルであるため、信＠Ｎ１は低レベルになり、さら
にインバータ３１の出力信号Ｎ２は高レベルになる。こ
のとき、オアゲート回路４４の出力信号Ｎ４が高レベル
、アンドゲート回路４５の出力信号Ｎ５が低レベルとな
り、バッファ回路１５内のトランジスタ２１．２２は両
方ともオフ状態となり、このバッファ回路１５は動作し
ない。他方、オアゲート回路４３の出力信号Ｎ３が高レ
ベル、アンドゲート回路４６の出力信号Ｎ６も高レベル
となり、バッファ回路１６内のトランジスタ２４がオン
状態となる。すなわち、バッファ回路１６がａ作し、ト
ランジスタ２４を介して出力端子１７が放電され、出力
信号ＯＵＴは低レベルに設定される。このとき、出力信
号ＯＵＴのレベルは信号Ｅｌ−１の高レベル期間にバッ
ファ回路１５で十分低レベルにＭｌされているので、電
源端子１３もしくは１４には電流がそれ電流れず、従っ
て電源端子１３と１４との間にはノイズは発生しない。

第７図は上記第１図の実施例回路の前記第２図とは異な
る具体回路の回路図である。前記第２図の回路において
、バッフ７回路１５．１６はそれぞれＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタからなる
ＣＭＯ３ｍ成の場合であるが、この回路ではバッファ回
路１５．１６をＮチャネルＭＯＳトランジスタ６１．６
２．６３．６４のみで構成するようにしたものである。

これに伴い、制御回路１８内のオアゲート回路２７．２
８がノアゲート回路６５．６６に置換えられている。

第８図は上記第４図の実施例回路において、上記第７図
と同様の変形を施した前記第５図とは異なる具体回路の
回路図である。すなわら、この回路はバッファ回路１５
．１６をＮｆｐネル〜づ○Ｓトランジスタ６１．６２．
６３．６４のみで構成しており、かつ制御回路４０内に
は前記ノアグー１〜回路４３．４４の代わりにノアゲー
ト回路６７、６８が設けられている。

第９図は上記第１図の実施例回路の前記第２図、第７図
とは異なる具体回路の回路図である。前記第２図、第７
図の回路において、バッファ回路１５゜１６はそれぞれ
Ｍ　ＯＳ　トランジスタで構成していたが、この回路で
はバッファ回路１５．１６をＮＰＮ型のバイポーラトラ
ンジスタ６９．７０．７１．７２で構成するようにした
ものである。この場合、制御回路１８の構成は第７図と
同様されている。

第１０図は上記第４図の実施例回路において、上記第９
図と同様の変形を施した前記第５図、第８図とは異なる
具体回路の回路図である。すなわち、この回路ではバッ
ファ回路１５．１６をＮ−ＰＮ型のバイポーラトランジ
スタ６９．７０．７１．７２で構成しており、かつ制御
回路４０は第８図のものと同様に構成されている。

第１１図はこの発明の第３の実施例の構成を示すブロッ
ク図である。上記した二つの実施例ではいずれも二つの
バッファ回路を用意し、いずれか一方を選択的に動作さ
せていたが、この実施例回路ではバッファ回路は一つの
み使用するようにしたものである。

すなわち、図において１１．１２．１３．１４はそれぞ
れ電源端子、１７は出力端子、１９は入力端子、８１は
入力遅延回路、８２はバッファ回路である。

上記入力遅延回路８１は入力信号ＩＮを遅延してその信
号ＩＮと同相及び逆相の信号を出力する。

上記バッファ回路８２には上記端子１９に供給される入
力信号ＩＮが入力され、その出力信号が上記端子１７を
介してＩＣの外部に出力される。またこのバッフ７回路
８２と電源端子１１．１３との間にはスイッチ回路８３
が、バッファ回路８２と電ａ端子１２．１４との間には
スイッチ回路８４がそれぞれ接続されている。上記スイ
ッチ回路８３．８４には入力遅延回路８１からの遅延出
力信号が供給される。

第１２図は上記第１１図の実施例回路の具体的構成を示
す回路図である。

図示のように入力遅延回路８１は縦続接続された奇数個
のインバータ、例えばＣＭＯＳインバータ８５と、各イ
ンバータ８５の出力端とアースとの間に接続された容１
８Ｂ及び最終段のインバータ８５の出力信号を反転する
インバータ８７とから構成されている。

バッファ回路８２はソース、ドレイン間が直列接続され
、かつゲートが共通接続され、この共通ゲートに入力信
号ＩＮが供給されるＰチャネルＭＯＳトランジスタ８８
及びＮチャネルＭＯＳトランジスタ８９とから構成され
ている。

また、一方のスイッチ回路８３は、ソース、ドレイン間
が電源端子１１と上記バッファ回路８２内のＰチャネル
ＭＯＳトランジスタ８８のソースに接続されたＰチャネ
ルＭＯＳトランジスタ９０と、ソース。

ドレイン間が電源端子１３と上記バッファ回路８２内の
ＰチャネルＭＯＳトランジスタ８８のソースに接続され
たＰチャネルＭＯＳトランジスタ９１とで構成されてい
る。他方のスイッチ回路８４は、ソース。

ドレイン間が電ＩＩＮ！端子１２と上記バッファ回路８
２内のＮチャネルＭＯＳトランジスタ８９のソースに接
続されたＮチャネルＭＯＳトランジスタ９２と、ソース
、ドレイン間がＮ原端子１４と上記バッファ回路８２内
のＮチャネルＭｏＳトランジスタ８９のソースに接続さ
れたＮチャネルＭｏＳトランジスタ９３とで構成されて
いる。

次にこの回路の動作を説明する。まず、入力信号ＩＮが
低レベルから高レベルに変化する場合を考える。信号Ｉ
Ｎが高レベルになった時点でバッファ回路８２内のＰチ
ャネＭＯ８ｔ−ランジスタ８８はオフ状態、ＮチャネＭ
ｏＳトランジスタ８９はオン状態になる。また、信号Ｉ
Ｎが高レベルになった直後では、入力遅延回路８１内の
最終段のインバータ８５の出力信号はまだ高レベルのま
まであり、インバータ８７の出力信号もまだ低レベルの
ままである。従って、スイッチ回路８３内のトランジス
タ９０はオフ状態、トランジスタ９１はオン状態であり
、スイッチ回路８４内のトランジスタ９２はオン状態、
トランジスタ９３はオフ状態である。このため、出力端
子１７はバッファ回路８２内のトランジスタ８９及びス
イッチ回路８３内のトランジスタ９２を介して放電され
、信号ＯＵＴはＶｓｓｌにより低レベルに下がる。

次に信号が高レベルになってから所定期間の後に、入力
遅延回路８１内の最終段のインバータ８５の出力信号が
低レベルに反転し、インバータ８７の出力信号が高レベ
ルに反転する。、すると、スイッチ回路８３内のトラン
ジスタ９０がオン状態に、トランジスタ９１がオフ状態
に変化し、スイッチ回路８４内のトランジスタ９２がオ
フ状態に、トランジスタ９３がオン状態にそれぞれ変化
する。このため、出力端子１１は今度はバッファ回路８
２内のトランジスタ８９及びスイッチ回路８４内のトラ
ンジスタ９３を介して放電され、信号００丁はＶｓｓ２
により低レベルに保持される。

次に入力信号ＩＮが高レベルから低しベールに変化する
場合を考える。信号ＩＮが低レベルになった時点でバッ
ファ回路８２内のＰチャネＭＯＳトランジスタ８８がオ
ン状態、ＮチセネＭＯＳトランジスタ８９がオフ状態に
なる。また、信号ＩＮが低レベルになった直後では、入
力遅延回路８１内のＲ終段のインバータ８５の出力信号
はまだ低レベルのままであり、インバータ８７の出力信
号もまだ高レベルのままである。従って、スイッチ回路
８３内のトランジスタ９０がオン状態、トランジスタ９
１がオフ状態であり、スイッチ回路８４内のトランジス
タ９２がオフ状態、トランジスタ９３がオン状態である
。

このため、出力端子１７はバッファ回路８２内のトラン
ジスタ８８及びスイッチ回路８３内のトランジスタ９０
を介して充電され、信号ＯＵＴはＶｏｏｌにより高レベ
ルに上昇する。

［Ｎ次に信号か低レベルになってから所定期間の後に、入力
遅延回路８１内の最終段のインバータ８５の出力信号が
高レベルに反転し、インバータ８７の出力信号が低レベ
ルに反転する。すると、スイッチ回路８３内のトランジ
スタ９０がオフ状態に、トランジスタ９１がオン状態に
変化し、スイッチ回路８４内のトランジスタ９２がオン
状態に、トランジスタ９３がオフ状態にそれぞれ変化す
る。このため、出力端子１７は今度はバッファ回路８２
内のトランジスタ８８及びスイッチ回路８３内のトラン
ジスタ９１を介して充電され、信号ＯＵＴはＶｏｏ２に
より高レベルに保持される。

以上のように入力信号ＩＮが変化してからある一定の期
間（入力遅延回路８１の遅延時間）が経過するまではバ
ッファ回路８２に対して電源端子１１もしくは１２から
Ｎ１ＩＩＮ圧Ｖｏｏ１もしくはＶｓｓｌが供給され、こ
の期間が経過し、出力信号０（ＪＴのレベルが十分に低
下もしくは上昇した後にバッファ回路８２に対して電源
端子１３もしくは１４から電源電圧Ｖｏｏ２もしくは■
９８２が供給される。

このため、ノイズはＮ８！端子１１．１２のみに発生し
、′ＩＩｔ１１！端子１３．１４には発生しない。

この実施例回路の場合、前記実施例のような制御回路、
例えば制御回路１８が不要になるため、素子数を少なく
することができ、集積回路化した場合のパターン面積が
小さくできる。しかも入力信号ＩＮがバッフ戸回路８２
に直接、入力されているため、出力信号ＯＵＴの速度低
下をもたらすことがない。

［発明の効果］以上説明したようにこの発明によれば、出力信号のスピ
ードを遅くすることなしに、Ｍ源配線に発生するノイズ
により他の回路に与える影響を低減させることができる
出力回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の構成を示すブロック
図、第２図は上記実施例回路を具体的に示す回路図、第
３図は第２図の回路のタイミングチャート、第４図はこ
の発明の第２の実施例の構成を示すブロック図、第５図
は上記実施例回路を具体的に示す回路図、第６図は第５
図の回路のタイミングチャート、第７図は上記第１の実
施例回路を具体的に示す他の回路図、第８図は上記第２
の実施例回路を具体的に示す他の回路図、第９図は上記
第１の実施例回路を具体的に示すさらに他の回路図、第
１０図は上記第２の実施例回路を具体的に示すさらに池
の回路図、第１１図はこの発明の第３の実施例の構成を
示すブロック図、第１２図は上記実施例回路を具体的に
示す回路図、第１３図は従来回路の回路図である。１１、１２．１３．１４・・・電源端子、１５．１６．
８２・・・バッファ回路、１７・・・出力端子、１８．
４０・・・制（社）回路、１９・・・入力端子、２０．
８１・・・入力遅延回路、８３．８４・・・スイッチ回
路。出願人代理人　弁理士　鈴江武彦亀１ｒｉｌ第３図ｍ４図

Claims

【特許請求の範囲】

（１）それぞれ一対の電源端子からなる第１、第２の電
源端子対と、上記第１の電源端子対の相互間に接続され
た第１のバッファ回路と、上記第２の電源端子対の相互
間に接続された第２のバッファ回路と、上記第１、第２
のバッファ回路の出力端が共通接続された出力端子と、
出力すべき信号が与えられる入力端子と、上記入力端子
の信号を所定期間遅延する信号遅延手段と、上記入力端
子に与えられる入力信号及び信号遅延手段からの遅延出
力信号が供給され、上記入力信号と上記遅延出力信号の
レベルが互いに異なる場合には上記第１のバッファ回路
のみを入力信号に応じて動作させて上記出力端子の信号
のレベル設定を行なわせ、上記入力信号と上記遅延出力
信号のレベルが等しい場合には上記第２のバッファ回路
のみを入力信号に応じて動作させるバッファ回路制御手
段とを具備したことを特徴とする出力回路。
（２）前記バッファ回路制御手段にはイネーブル信号が
供給され、このイネーブル信号が活性化されている期間
にのみ前記第１もしくは第２のバッファ回路を動作させ
るように構成されている特許請求の範囲第１項に記載の
出力回路。
（３）前記信号遅延手段にはイネーブル信号が供給され
、この信号遅延手段はイネーブル信号が活性化された直
後の一定期間には上記第１のバッファ回路のみが入力信
号に応じて動作するように上記バッファ回路制御手段を
制御し、その後は第２のバッファ回路のみが入力信号に
応じて動作するように上記バッファ回路制御手段を制御
する特許請求の範囲第１項に記載の出力回路。
（４）前記第１、第２のバッファ回路がそれぞれ前記第
１もしくは第２の電源端子対の相互間に直列接続された
第１及び第２のトランジスタで構成されている特許請求
の範囲第１項に記載の出力回路。
（５）前記第１、第２のトランジスタがＭＯＳトランジ
スタであり、その極性が互いに異なつている特許請求の
範囲第４項に記載の出力回路。
（６）前記第１、第２のトランジスタがＭＯＳトランジ
スタであり、その極性が同じにされている特許請求の範
囲第４項に記載の出力回路。
（７）前記第１、第２のトランジスタがバイポーラトラ
ンジスタである特許請求の範囲第４項に記載の出力回路
。
（８）出力すべき信号が与えられる入力端子と、上記入
力端子の信号を所定期間遅延する信号遅延手段と、それ
ぞれ一対の電源端子からなる第１、第２の電源端子対と
、上記第１、第２の電源端子対のそれぞれ一方の電源端
子にそれぞれの一端が接続され、他端が共通接続されか
つ上記信号遅延手段の遅延出力信号及びその反転信号で
スイッチ制御される一対のスイッチからなる第１のスイ
ッチ回路と、上記第１、第２の電源端子対のそれぞれ他
方の電源端子にそれぞれの一端が接続され、他端が共通
接続されかつ上記信号遅延手段の遅延出力信号及びその
反転信号でスイッチ制御される一対のスイッチからなる
第２のスイッチ回路と、上記第１、第２のスイッチ回路
の相互間に接続され、上記入力信号が供給されるバッフ
ァ回路とを具備したことを特徴とする出力回路。