JP2005333618A - 出力バッファ回路 - Google Patents
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Abstract
【解決手段】 相補的な導電型のトランジスタであり、入力電圧が所定の閾値電圧を超えることにより出力を開始するCMOSインバータ5と、CMOSインバータ5に並列に接続される相補的な導電型のトランジスタであるCMOSインバータ6とを有し、CMOSインバータ5の出力によって、当該出力バッファ回路の出力電圧が出力端子に接続される回路のオン又はオフを示す基準電圧に到達した後に、CMOSインバータ6が出力を開始する。
【選択図】 図1
Description
また、小さなプリドライバ41及び42によって容量の小さい第1のCMOSインバータ45を駆動して先に電流を流し、後で大きなプリドライバ3及び4によって容量の大きな第2のCMOSインバータ46を駆動して大電流を流す構成である。
このような構成により、第1の出力バッファ部の出力によって動作周波数を確保するとともに、第2の出力バッファ部の出力によって、必要な出力電圧レベルも確保することができる。
図1に本発明の実施の形態にかかる出力バッファ回路10の構成図を示す。入力端子INからの入力信号は、インバータ回路であるプリドライバ1乃至4に接続される。プリドライバ1乃至4の出力はそれぞれ、第1のCMOSインバータ5(第1のメインバッファ)を構成するPチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1、第2のCMOSインバータ6(第2のメインバッファ)を構成するPチャネルMOSトランジスタP2及びNチャネルMOSトランジスタN2のゲートに接続される。なお、図1にインバータの大きさで示したようにプリドライバ1、2は、プリドライバ3、4よりも大きな電流駆動能力を有するものとする。また、PチャネルMOSトランジスタP1及びP2のソースは電源端子VDDに接続され、ドレインは出力端子OUTに接続される。さらに、NチャネルMOSトランジスタN1及びN2のソースは、接地端子VSSに接続され、ドレインは出力端子OUTに接続される。
図2(a)は、入力端子INへの入力信号が“L”(図2では0V)から“H”(図2では+5V)に変化した場合のプリドライバ1及び3の出力電圧波形(トランジスタP1及びP2のゲート入力波形)、並びにトランジスタP1及びP2の出力を合成して得られる出力波形を示している。図中のL1がプリドライバ1の出力波形、L2がプリドライバ3の出力波形、OUTがトランジスタP1及びP2の出力を合成して得られる出力波形である。また、Vonは出力バッファ回路の出力電圧がオンとなる基準電圧を表し、VthはCMOSインバータが45及び46が駆動を開始するために必要なゲート電圧の閾値電圧を表している。
上記の実施の形態では、CMOSインバータ5及び2のトランジスタP1、N1、P2、N2をそれぞれ駆動するプリドライバ1乃至4を備えたものについて説明したが、下記では、他の実施の形態について説明する。
同様に、プリドライバ82は、電源端子VDDと接地端子との間に直列に接続されたPchMOSトランジスタP82、抵抗素子R82及びNchMOSトランジスタN82とから構成されている。PchMOSトランジスタP82及びNchMOSトランジスタN82のゲートはバッファを介して入力信号が入力される入力端に接続されている。PchMOSトランジスタP82と抵抗素子R82との節点はCMOSインバータ6のPchMOSトランジスタPのゲートに接続され、NchトランジスタN82と抵抗素子R82との節点はCMOSインバータ6のNchMOSトランジスタN2のゲートに接続されている。
5、6 CMOSインバータ
P1、P2、P81、P82 PチャネルMOSトランジスタ
N1、N2、N81、N82 NチャネルMOSトランジスタ
Claims (16)
- 相補的な導電型のトランジスタを備え、入力電圧が所定の閾値電圧を超えることにより出力を開始する第1の出力バッファ部と、
前記第1の出力バッファ部に並列に接続され、相補的な導電型のトランジスタを備え、入力電圧が所定の閾値電圧を超えることにより出力を開始する第2の出力バッファ部とを有する出力バッファ回路であって、
前記第1の出力バッファ部の出力によって、前記出力バッファ回路の出力電圧がオン又はオフを示す基準電圧に到達した後に、前記第2の出力バッファ部が出力を開始する出力バッファ回路。 - 前記第1の出力バッファ部の制御端子に電圧を印加する第1のプリドライバ部と、
前記第2の出力バッファ部の制御端子に電圧を印加する第2のプリドライバ部とを備え、
前記第1の出力バッファ部が出力を開始する時間と前記第2の出力バッファ部が出力を開始する時間の時間差は、前記第1のプリドライバ部と前記第2のプリドライバ部の駆動能力の差によって発生することを特徴とする、請求項1に記載の出力バッファ回路。 - 前記第1のプリドライバ部の駆動能力は、前記第2のプリドライバ部の駆動能力より大きい、請求項2に記載の出力バッファ回路。
- 前記第1の出力バッファ部のトランジスタは、予め定められた時間内に、前記出力バッファ回路の出力電圧を、前記第1の出力バッファ部の出力によって前記オン又はオフを示す基準電圧に到達させるために必要なサイズのトランジスタによって構成され、
前記第2の出力バッファ部のトランジスタは、前記出力バッファ回路の出力電圧を、前記第1の出力バッファ部の出力と前記第2の出力バッファ部の出力によって電源電圧又は接地電圧に到達させるために必要なサイズのトランジスタによって構成される請求項1乃至3のいずれかに記載の出力バッファ回路。 - 前記第2の出力バッファは、前記第1の出力バッファよりも、大きな電流供給能力を持っていることを特徴とする請求項1乃至4記載の出力バッファ回路。
- 前記第1のプリドライバ部は、第1の出力バッファ部を構成するP型トランジスタ及びN型トランジスタを個別に駆動する2つのインバータ回路を備え、
前記第2のプリドライバ部は、第2の出力バッファを構成するP型トランジスタ及びN型トランジスタを個別に駆動する2つのインバータ回路を備える、請求項2他は3のいずれかに記載の出力バッファ回路。 - 前記第1の出力バッファ部及び前記第2の出力バッファ部がCMOSインバータである、請求項1乃至6のいずれかに記載の出力バッファ回路。
- 第1のゲート容量を有する相補型トランジスタによって構成され出力端に接続された第1の出力バッファと、
前記第2のゲート容量より大きなゲート容量を有する相補型トランジスタによって構成され前記出力端に接続された第2の出力バッファと、
前記第1の出力バッファを第1の電流供給能力によって駆動する第1のプリドライバと、
前記第2の出力バッファを前記第1の電流供給能力よりも小さな第2の電流供給能力によって駆動する第2のプリドライバと、を備えることを特徴とする出力バッファ回路。 - 前記第1のプリドライバによって駆動された第1の出力バッファによって前記出力端がオン又はオフを示す基準電圧になったときに、前記第2の出力バッファが前記出力端を駆動するよう前記第2のプリドライバの電流供給能力が設定されていることを特徴とする請求項8記載の出力バッファ回路。
- 前記第1のプリドライバ及び第2のプリドライバは、それぞれCMOSインバータによって構成されていることを特徴とする請求項8又は9のいずれかに記載の出力バッファ回路。
- 前記オン又はオフを示す基準電圧は、前記出力端が接続され駆動される回路によって設定されることを特徴とする請求項9記載の出力バッファ回路。
- 第1の電源ラインと出力端との間に接続された一導電型の第1のトランジスタ及び前記出力端と第2の電源ラインとの間に接続された第二導電型の第2のトランジスタを含む第1のメインバッファと、
前記第1の電源ラインと前記出力端との間に接続された前記一導電型の第3のトランジスタ及び前記出力端と前記第2の電源ラインとの間に接続された前記第二導電型の第4のトランジスタを含み前記第1のメインバッファよりも大きな電流駆動能力を有する第2のメインバッファと、
入力端子と前記第1、第2、第3及び第4のトランジスタの制御端子との間に接続され、前記入力端子に供給された入力信号に応答して前記第1のトランジスタ又は第2のトランジスタの一方を速やかに導通状態から非導通状態とし他方を緩やかに非導通状態から導通状態へ遷移させると共に、前記第3のトランジスタ又は第2のトランジスタに一方を速やかに導通状態から非導通状態とし他方を緩やかに非導通状態から導通状態へ遷移させるプリドライバであって、前記第1又は第2のトランジスタによって前記出力端が所定のレベルになった後に前記第3又は第4のトランジスタを導通させるプリドライバと、
を備えることを特徴とする出力バッファ。 - 前記プリドライバは、
前記第1の電源ラインと前記第1のトランジスタの制御端子との間に接続された第1のスイッチング素子と、
前記第1のトランジスタの制御端子と前記第2のトランジスタの制御端子との間に接続された第1の抵抗素子と、
前記第2のトランジスタの制御端子と前記第2の電源ラインとの間に接続された第2のスイッチング素子と、
前記第1の電源ラインと前記第3のトランジスタの制御端子との間に接続された第3のスイッチング素子と、
前記第3のトランジスタの制御端子と前記第4のトランジスタの制御端子との間に接続された第2の抵抗素子と、
前記第4のトランジスタの制御端子と前記第2の電源ラインとの間に接続された第4のスイッチング素子とを含み、
前記第2の抵抗素子は前記第1の抵抗素子よりも大きな抵抗値を有することを特徴とする請求項12記載の出力バッファ。 - 前記第1の抵抗素子及び第2の抵抗素子は、トランスファゲートによって構成されていることを特徴とする請求項13記載の出力バッファ。
- 前記第1、第2、第3及び第4のスイッチング素子は、それぞれ制御端子に入力信号を受けるトランジスタによって構成されていることを特徴とする請求項13記載の出力バッファ。
- 前記第1及び第3のスイッチング素子は、前記一導電型のトランジスタによって構成され、前記第2及び第4のスイッチング素子は、前記第2導電型のトランジスタによって構成されていることを特徴とする請求項13記載の出力バッファ。
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