JP2024049836A

JP2024049836A - 出力バッファ回路及び半導体装置

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Publication number: JP2024049836A
Application number: JP2022156313A
Authority: JP
Inventors: 弘土
Original assignee: Lapis Technology Co Ltd
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Priority date: 2022-09-29
Filing date: 2022-09-29
Publication date: 2024-04-10
Also published as: CN117792373A; US20240113712A1

Abstract

【目的】回路面積の増加を抑え、貫通電流に伴う消費電力の増加及びノイズの発生を抑制すると共に高速応答化を図ることが可能な出力バッファ回路及び半導体装置を提供する。【構成】第１及び第２のバイアス電圧を生成するバイアス回路と、入力信号に応じて第１の電源電圧を第１のノードに供給する第１導電型の第１のトランジスタと、入力信号に応じて第２の電源電圧を第２のノードに供給する第２導電型の第２のトランジスタと、第１のバイアス電圧をゲートで受け、ソース及びドレインが夫々第２及び第１のノードに接続されている第２導電型の第３のトランジスタと、第２のバイアス電圧をゲートで受け、ソース及びドレインが夫々第１及び第２のノードに接続されている第１導電型の第４のトランジスタと、第１のノードの電圧に応じて第１の電源電圧を出力端子に供給する第１導電型の第５のトランジスタと、第２のノードの電圧に応じて第２の電源電圧を出力端子に供給する第２導電型の第６のトランジスタと、を有する。【選択図】図１

Description

本発明は、負荷を駆動する出力バッファ回路及び半導体装置に関する。

半導体集積回路には、外部接続される信号線等の容量性負荷をパルス信号駆動する出力バッファが設けられるものがある。

上記出力バッファは、例えば２値（論理レベル０、１）の入力信号を夫々のゲート端で受け、且つ夫々のドレイン端同士が出力ノードに接続されているＰチャネルＭＯＳ（ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のトランジスタ及びＮチャネルＭＯＳ型のトランジスタを含む。出力バッファは、上記した両トランジスタを２値の入力信号によって相補的にオン状態に設定することで、出力ノードから、容量性負荷を駆動する駆動信号を出力する。

ところで、電圧差が比較的大きい２電源電圧を駆動する出力バッファでは、両トランジスタのうちの一方のトランジスタがオフ状態からオン状態へ切り替わるタイミングに対して、他方のトランジスタがオフ状態からオン状態へ切り替わるタイミングが遅れる場合がある。この際、一時的に両トランジスタが同時にオン状態となり、両者の間で貫通電流が流れてしまう。

特に、比較的大きな負荷容量を有する駆動する高出力型の出力バッファは、自身のトランジスタサイズが大きいことから、消費電力の大幅な増加や電源ノイズの発生を招くという問題が生じる。

そこで、かかる問題を解決するために、上記したＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタからなるバッファ部の前段に、プリバッファ部を設けた出力バッファ回路が提案されている（特許文献１参照）。

特許文献１に記載の出力バッファ回路に含まれるプリバッファ部は、入力信号を受けその反転信号を上記したＰチャネルＭＯＳトランジスタのゲートに供給する第１のインバータと、入力信号を受けその反転信号を上記したＮチャネルＭＯＳトランジスタのゲートに供給する第２のインバータと、を有する。この際、第１のインバータのＮチャネルＭＯＳトランジスタのソースには電流源が接続されており、第２のインバータのＰチャネルＭＯＳトランジスタのソースには電流源が接続されている。特許文献１に記載の出力バッファ回路では、プリバッファ部の電流源各々に流れる電流を制御することで、バッファ部の両トランジスタのオン状態からオフ状態への遷移をオフ状態からオン状態への遷移よりも遅くさせる。これにより、当該出力バッファ回路では、バッファ部の両トランジスタが同時にオン状態となる状態が回避され、貫通電流を防止している。

特開平６－１５２３７４号公報

しかしながら、特許文献１に記載のプリバッファ部に含まれる第１及び第２のインバータには、入力信号の論理レベルの変化時に、上記した電流源が生成する電流に伴う貫通電流が流れてしまう。

よって、特に高駆動能力の出力バッファの場合、自身のトランジスタサイズが大きいことから、消費電力の増加や電源ノイズの発生を抑えられないという問題があった。

そこで、本願発明は、回路面積の増加を抑え、貫通電流に伴う消費電力の増加及びノイズの発生を抑制すると共に高速応答化を図ることが可能な出力バッファ回路及び半導体装置を提供することを目的とする。

本発明に係る出力バッファ回路は、入力信号を増幅した出力信号を出力端子から出力する出力バッファ回路であって、第１のバイアス電圧及び第２のバイアス電圧を生成するバイアス回路と、前記入力信号をゲートで受け、前記入力信号に応じてオン状態となった場合に第１の電源電圧を第１のノードに供給する第１導電型の第１のトランジスタと、前記入力信号をゲートで受け、前記入力信号に応じてオン状態となった場合に第２の電源電圧を第２のノードに供給する第２導電型の第２のトランジスタと、前記第１のバイアス電圧をゲートで受け、ソースが前記第２のノードに接続されておりドレインが前記第１のノードに接続されている第２導電型の第３のトランジスタと、前記第２のバイアス電圧をゲートで受け、ソースが前記第１のノードに接続されておりドレインが前記第２のノードに接続されている第１導電型の第４のトランジスタと、前記第１のノードの電圧をゲートで受け、前記第１のノードの電圧に応じてオン状態となった場合に前記第１の電源電圧を前記出力端子に供給する第１導電型の第５のトランジスタと、前記第２のノードの電圧をゲートで受け、前記第２のノードの電圧に応じてオン状態となった場合に前記第２の電源電圧を前記出力端子に供給する第２導電型の第６のトランジスタと、を有する。

本発明に係る半導体装置は、入力信号を増幅した出力信号を出力端子から出力する出力バッファ回路を有する半導体装置であって、前記出力バッファ回路は、第１のバイアス電圧及び第２のバイアス電圧を生成するバイアス回路と、前記入力信号をゲートで受け、前記入力信号に応じてオン状態となった場合に第１の電源電圧を第１のノードに供給する第１導電型の第１のトランジスタと、前記入力信号をゲートで受け、前記入力信号に応じてオン状態となった場合に第２の電源電圧を第２のノードに供給する第２導電型の第２のトランジスタと、前記第１のバイアス電圧をゲートで受け、ソースが前記第２のノードに接続されておりドレインが前記第１のノードに接続されている第２導電型の第３のトランジスタと、前記第２のバイアス電圧をゲートで受け、ソースが前記第１のノードに接続されておりドレインが前記第２のノードに接続されている第１導電型の第４のトランジスタと、前記第１のノードの電圧をゲートで受け、前記第１のノードの電圧に応じてオン状態となった場合に前記第１の電源電圧を前記出力端子に供給する第１導電型の第５のトランジスタと、前記第２のノードの電圧をゲートで受け、前記第２のノードの電圧に応じてオン状態となった場合に前記第２の電源電圧を前記出力端子に供給する第２導電型の第６のトランジスタと、を有する。

また、本発明に係る半導体装置は、第１～第ｋ（ｋは２以上の整数）の入力信号を個別に受け、夫々が受けた前記入力信号を増幅した出力信号を自身の出力端子から出力する第１～第ｋの出力バッファ回路を含む半導体装置であって、第１のバイアス電圧及び第２のバイアス電圧を生成するバイアス回路を有し、前記第１～第ｋの出力バッファ回路の各々は、自身が受けた前記入力信号をゲートで受け当該入力信号に応じてオン状態となった場合に第１の電源電圧を第１のノードに供給する第１導電型の第１のトランジスタと、前記自身が受けた前記入力信号をゲートで受け当該入力信号に応じてオン状態となった場合に第２の電源電圧を第２のノードに供給する第２導電型の第２のトランジスタと、前記第１のバイアス電圧をゲートで受け、ソースが前記第２のノードに接続されておりドレインが前記第１のノードに接続されている第２導電型の第３のトランジスタと、前記第２のバイアス電圧をゲートで受け、ソースが前記第１のノードに接続されておりドレインが前記第２のノードに接続されている第１導電型の第４のトランジスタと、前記第１のノードの電圧をゲートで受け、前記第１のノードの電圧に応じてオン状態となった場合に前記第１の電源電圧を自身の前記出力端子に供給する第１導電型の第５のトランジスタと、前記第２のノードの電圧をゲートで受け、前記第２のノードの電圧に応じてオン状態となった場合に前記第２の電源電圧を前記自身の前記出力端子に供給する第２導電型の第６のトランジスタと、を有する

本発明に係る出力バッファ回路では、出力段の一対のトランジスタをオン状態からオフ状態に遷移させる場合には電流駆動能力の高いトランジスタで出力段の一対のトランジスタのゲート電圧を制御し、オフ状態からオン状態に遷移させる場合には電流駆動能力を低下させたトランジスタでそのゲート電圧を制御している。

かかる構成により、比較的小規模な回路構成で出力段の一対のトランジスタ間に流れる貫通電流が抑えられ、当該貫通電流に伴う消費電力の増加及びノイズの発生を抑制することが可能となる。

更に、本発明に係る出力バッファ回路では、入力信号が受ける容量が２つのトランジスタ各々のゲート容量だけなので高速応答化が図られるようになる。

本発明に係る出力バッファ回路１００の構成を示す回路図である。出力バッファ回路１００の内部動作を示すタイムチャートである。バイアス回路２０の一例としてのバイアス回路２０＿１の構成を示す回路図である。ｋ個の出力チャネルを有する出力装置２００の構成を示すブロック図である。

図１は、本発明に係る出力バッファ回路１００の構成を示す回路図である。

出力バッファ回路１００は、入力端子Ｔｉで受けた２値（論理レベル０又は１）の入力信号ＳＩの電流を増幅した出力信号ＳＯを出力端子Ｔｏを介して出力する、いわゆる非反転バッファである。尚、入力信号ＳＩにおける論理レベル１の実際の信号レベルは例えば電源電圧ＶＤＤであり、論理レベル０信号レベルは例えば接地電圧ＶＳＳである。

出力バッファ回路１００は、例えば半導体装置としての半導体ＩＣチップに形成されており、バッファ部１０及びバイアス回路２０を有する。

バッファ部１０は、Ｐチャネル型のトランジスタＱ１１及びＮチャネル型のトランジスタＱ１２からなる出力段と、Ｎチャネル型のトランジスタＱ１４、Ｑ１５及びＰチャネル型のトランジスタＱ１３及びＱ１６からなるプリバッファ段と、を有する。

バッファ部１０では、入力端子Ｔｉが、トランジスタＱ１３及びＱ１４各々のゲートに接続されている。トランジスタＱ１３のソースには電源電圧ＶＤＤが印加されており、そのドレインは、ノードｎ１を介してトランジスタＱ１６のソース、及びトランジスタＱ１５のドレインに接続されている。トランジスタＱ１４のソースには接地電圧ＶＳＳが印加されており、そのドレインは、ノードｎ２を介してトランジスタＱ１６のドレイン、及びトランジスタＱ１５のソースに接続されている。

トランジスタＱ１１のソースには電源電圧ＶＤＤが印加されており、トランジスタＱ１２のソースには接地電圧ＶＳＳが印加されている。トランジスタＱ１１及びＱ１２各々のドレインは出力端子Ｔｏに接続されており、当該出力端子Ｔｏに生じた電圧を有する信号が出力信号ＳＯとして出力される。

バイアス回路２０は、所定の第１の電圧値を有するバイアス電圧ＶＢＮを生成し、これをノードｎ３を介してトランジスタＱ１５のゲートに供給する。更に、バイアス回路２０は、所定の第２の電圧値を有するバイアス電圧ＶＢＰを生成し、これをノードｎ４を介してトランジスタＱ１６のゲートに供給する。

尚、バイアス電圧ＶＢＮは、電源電圧ＶＤＤより低く、且つノードｎ２の電圧（Ｖ２）が接地電圧ＶＳＳとなる場合にトランジスタＱ１５のゲート・ソース間電圧が閾値電圧Ｖｔｈを超えるような電圧値を有する。また、バイアス電圧ＶＢＰは、接地電圧ＶＳＳより高く、且つノードｎ１の電圧（Ｖ１）が電源電圧ＶＤＤとなる場合にトランジスタＱ１６のゲート・ソース間電圧が閾値電圧Ｖｔｈを超えるような電圧値を有する。

次に、出力バッファ回路１００の内部動作について説明する。

図２は、論理レベル０（接地電圧ＶＳＳ）の状態から論理レベル１（電源電圧ＶＤＤ）の状態に遷移し、再び論理レベル０の状態に戻る入力信号ＳＩを受けた場合における出力バッファ回路１００の内部動作を示すタイムチャートである。

先ず、入力信号ＳＩが論理レベル０（ＶＳＳ）の状態にある間は、トランジスタＱ１３がオン状態となり、電源電圧ＶＤＤをノードｎ１に供給する。またトランジスタＱ１４がオフ状態となり、ノードｎ２は接地電圧ＶＳＳから遮断される。これにより、ノードｎ１の電圧Ｖ１が電源電圧ＶＤＤとなってトランジスタＱ１６のゲート・ソース間電圧が閾値電圧Ｖｔｈを超えることで、当該トランジスタＱ１６がオン状態となる。よって、当該トランジスタＱ１６を介してノードｎ１の電圧Ｖ１（ＶＤＤ）がノードｎ２に供給され、当該ノードｎ２の電圧Ｖ２が電源電圧ＶＤＤとなる。その結果、トランジスタＱ１２のゲート・ソース間電圧が閾値電圧Ｖｔｈを超えるので、トランジスタＱ１２がオン状態となり、論理レベル０（ＶＳＳ）の出力信号ＳＯが出力端子Ｔｏから出力される。なお、トランジスタＱ１５はノードｎ２の電圧Ｖ２が上昇することでゲート・ソース間電圧が閾値電圧Ｖｔｈ未満となるためオフ状態となる。

その後、図２に示す時点ｔｒ０で入力信号ＳＩの電圧が上昇を開始し、時点ｔｒ１でトランジスタＱ１４の閾値電圧Ｖｔｈを超えると、トランジスタＱ１４がオン状態となり、接地電圧ＶＳＳをノードｎ２に供給する。これにより、トランジスタＱ１４の電流駆動能力が増加する一方、トランジスタＱ１３の電流駆動能力は低下して行き、トランジスタＱ１３はオフ状態に遷移する。この際、トランジスタＱ１４の電流駆動能力がトランジスタＱ１６の電流駆動能力よりも高いことから、時点ｔｒ１以降、ノードｎ２の電圧Ｖ２は、図２に示すように電源電圧ＶＤＤの状態から比較的急峻に低下し、時点ｔｒ２にて接地電圧ＶＳＳに至る。これにより、トランジスタＱ１５のゲート・ソース間電圧が閾値電圧Ｖｔｈを超えて、当該トランジスタＱ１５がオン状態となる。その結果、トランジスタＱ１５は、バイアス電圧ＶＢＮに応じた電流駆動能力でノードｎ２の電圧Ｖ２（ＶＳＳ）をノードｎ１に供給し、当該ノードｎ１の電圧Ｖ１を図２に示すように緩やかに低下させる。また、これにより、トランジスタＱ１６のゲート・ソース間電圧が閾値電圧Ｖｔｈを下回り、トランジスタＱ１６はオフ状態に遷移する。

そして、図２に示す時点ｔｒ３で、トランジスタＱ１１のゲート・ソース間電圧が閾値電圧Ｖｔｈを超えると、トランジスタＱ１１がオン状態となり、電源電圧ＶＤＤが出力端子Ｔｏに供給される。その結果、図２に示すように、出力信号ＳＯの電圧は、電圧Ｖ１の変化速度と同様な速度で緩やかに上昇して論理レベル０（ＶＳＳ）の状態から論理レベル１の状態に遷移する。

その後、図２に示す時点ｔｆ０で入力信号ＳＩの電圧が低下を開始し、時点ｔｆ１でトランジスタＱ１３の閾値電圧Ｖｔｈを超えると、トランジスタＱ１３がオン状態となり、電源電圧ＶＤＤがノードｎ１に供給される。これにより、トランジスタＱ１３の電流駆動能力が増加する一方、トランジスタＱ１４の電流駆動能力が低下して行きオフ状態に遷移する。この際、トランジスタＱ１３の電流駆動能力がトランジスタＱ１５の電流駆動能力よりも高いことから、時点ｔｆ１以降、ノードｎ１の電圧Ｖ１は、図２に示すように接地電圧ＶＳＳの状態から比較的急峻に上昇し、時点ｔｆ２にて電源電圧ＶＤＤに至る。これにより、トランジスタＱ１６のゲート・ソース間電圧が閾値電圧Ｖｔｈを超えて、当該トランジスタＱ１６がオン状態となる。その結果、トランジスタＱ１６は、バイアス電圧ＶＢＰに応じた電流駆動能力でノードｎ１の電圧Ｖ１（ＶＤＤ）をノードｎ２に供給し、当該ノードｎ２の電圧Ｖ２を図２に示すように緩やかに上昇させる。また、これにより、トランジスタＱ１５のゲート・ソース間電圧が閾値電圧Ｖｔｈを下回り、トランジスタＱ１５はオフ状態に遷移する。

そして、図２に示す時点ｔｆ３で、トランジスタＱ１２のゲート・ソース間電圧が閾値電圧Ｖｔｈを超えると、トランジスタＱ１２がオン状態となり、接地電圧ＶＳＳが出力端子Ｔｏに供給される。その結果、図２に示すように、出力信号ＳＯの電圧は、電圧Ｖ２の変化速度と同様な速度で緩やかに低下して論理レベル１（ＶＤＤ）の状態から論理レベル０の状態に遷移する。

以上、詳述したように、出力バッファ回路１００では、出力段の一対のトランジスタ（Ｑ１１、Ｑ１２）をオン状態からオフ状態に遷移させる場合には電流駆動能力の高いトランジスタ（Ｑ１３、Ｑ１４）で当該一対のトランジスタのゲート電圧（Ｖ１、Ｖ２）を制御する。一方、当該一対のトランジスタ（Ｑ１１、Ｑ１２）をオフ状態からオン状態に遷移させる場合には、出力バッファ回路１００では、バイアス電圧（ＶＢＮ、ＶＢＰ）によって電流駆動能力を低下させたトランジスタ（Ｑ１５、Ｑ１６）で上記した一対のトランジスタのゲート電圧（Ｖ１、Ｖ２）を制御する。

これにより、入力信号ＳＩに応じて、出力段の一方のトランジスタＱ１１（Ｑ１２）がオフ状態に遷移した後に、他方のトランジスタＱ１２（Ｑ１１）がオン状態に遷移するので、両者の同時オンが回避され、貫通電流が抑制される。

ここで、図１に示す回路構成によると、トランジスタＱ１４がオフ状態に遷移する直前の時点ｔｆ２にて、電圧Ｖ１及びＶ２が夫々電源電圧ＶＤＤ及び接地電圧ＶＳＳとなる際に、トランジスタＱ１５及びＱ１６を介してノードｎ１及びｎ２間に貫通電流が流れるおそれがある。しかしながら、ノードｎ１が電源電圧ＶＤＤから接地電圧ＶＳＳに遷移するときは遷移開始直後にトランジスタＱ１６はオフとなり、またノードｎ２が接地電圧ＶＳＳから電源電圧ＶＤＤに遷移するときは遷移開始直後にトランジスタＱ１５はオフなるため、トランジスタＱ１５とＱ１６の一方はほぼオフしている。更に、電圧Ｖ１及びＶ２が夫々電源電圧ＶＤＤ及び接地電圧ＶＳＳとなる期間は極めて短いので、ノードｎ１及びｎ２間に流れる貫通電流も微小となる。

よって、出力バッファ回路１００によれば、特許文献１に記載の出力バッファ回路よりも貫通電流を減らすことが可能となり、消費電力を低下させると共にノイズの発生を確実に抑制することが可能となる。

また、出力バッファ回路１００では、入力端子Ｔｉに接続されている負荷は２つのトランジスタＱ１３及びＱ１４各々のゲートだけとなる。よって、特許文献１に記載の出力バッファ回路のように、入力端子が４つのトランジスタのゲートに接続されるものに比べて、入力容量を小さくすることができるので、その分だけ高速応答が可能となる。

要するに、出力バッファ回路１００は、第１及び第２のバイアス電圧（ＶＢＮ、ＶＢＰ）を生成するバイアス回路（２０）と、以下のような第１～第６のトランジスタ（Ｑ１１～Ｑ１６）とからなる比較的小規模な回路構成によって、貫通電流に伴う消費電力の増加及びノイズの発生を抑制すると共に高速応答化を図るものである。

つまり、第１導電型の第１のトランジスタ（Ｑ１３）は、入力信号（ＳＩ）をゲートで受け、この入力信号に応じてオン状態となった場合に第１の電源電圧（ＶＤＤ）を第１のノード（ｎ１）に供給する。第２導電型の第２のトランジスタ（Ｑ１４）は、入力信号（ＳＩ）をゲートで受け、この入力信号に応じてオン状態となった場合に第２の電源電圧（ＶＳＳ）を第２のノード（ｎ２）に供給する。第２導電型の第３のトランジスタ（Ｑ１５）は、第１のバイアス電圧（ＶＢＮ）をゲートで受け、ソースが第２のノードに接続されておりドレインが第１のノードに接続されている。第１導電型の第４のトランジスタ（Ｑ１６）は、第２のバイアス電圧（ＶＢＰ）をゲートで受け、ソースが第１のノードに接続されておりドレインが第２のノードに接続されている。第１導電型の第５のトランジスタ（Ｑ１１）は、第１のノードの電圧をゲートで受け、この第１のノードの電圧に応じてオン状態となった場合に第１の電源電圧（ＶＤＤ）を出力端子（Ｔｏ）に供給する。第２導電型の第６のトランジスタ（Ｑ１２）は、第２のノードの電圧をゲートで受け、この第２のノードの電圧に応じてオン状態となった場合に第２の電源電圧（ＶＳＳ）を出力端子（Ｔｏ）に供給する。

図３は、図１に示すバイアス回路２０の一例としてのバイアス回路２０＿１の構成を示す回路図である。

図３に示すように、バイアス回路２０＿１は、電流源２１及び２２と、夫々が電流電圧変換部としてのＮチャネル型のトランジスタ２５及びＰチャネル型のトランジスタ２６を含む。

電流源２１は、電源電圧ＶＤＤに基づき電流値一定の定電流Ｉ１を生成しこれをノードｎ３に送出する。トランジスタ２５は、自身のドレイン及びゲートがノードｎ３に接続されており、自身のソースに接地電圧ＶＳＳが印加されている、いわゆるダイオード接続されたトランジスタである。

トランジスタ２６は、自身のドレイン及びゲートがノードｎ４に接続されており、自身のソースに電源電圧ＶＤＤが印加されている、いわゆるダイオード接続されたトランジスタである。電流源２２は、ノードｎ４の電圧に基づき電流値一定の定電流Ｉ２を生成し、これをノードｎ４から、接地電圧ＶＳＳが印加されている接地端子に流し込む。

かかる構成により、図３に示すバイアス回路２０＿１では、電流源２１にて生成された定電流Ｉ１を、ダイオード接続されたトランジスタ２５によって電流電圧変換する。この際、ノードｎ３に生じた電圧がバイアス電圧ＶＢＮとして出力される。

更に、バイアス回路２０＿１では、電流源２２にて生成された定電流Ｉ２を、ダイオード接続されたトランジスタ２６によって電流電圧変換する。この際、ノードｎ４に生じた電圧がバイアス電圧ＶＢＰとして出力される。

ところで、上記したバイアス電圧ＶＢＮが図１に示すバッファ部１０に対して作用するのは、入力信号ＳＩが論理レベル０（ＶＳＳ）から論理レベル１（ＶＤＤ）への遷移時においてノードｎ２の電圧Ｖ２が接地電圧ＶＳＳに変化した時である。この際、バイアス回路２０＿１のトランジスタ２５と、バッファ部１０のトランジスタＱ１５がカレントミラーを形成し、トランジスタ２５に流れる定電流Ｉ１がトランジスタＱ１５に流れる電流としてコピーされる。

同様に、バイアス電圧ＶＢＰが図１に示すバッファ部１０に対して作用するのは、入力信号ＳＩが論理レベル１（ＶＤＤ）から論理レベル０（ＶＳＳ）への遷移時においてノードｎ１の電圧Ｖ１が電源電圧ＶＤＤに変化した時である。この際、バイアス回路２０＿１のトランジスタ２６と、バッファ部１０のトランジスタＱ１６がカレントミラーを形成し、トランジスタ２６に流れる定電流Ｉ２がトランジスタＱ１６に流れる電流としてコピーされる。

尚、上記したカレントミラーでの電流ミラー比は、トランジスタＱ１５及び２５（Ｑ１６及び２６）のサイズ（ゲート幅、ゲート長）や、並列に接続する個数を調整することで所望とする電流ミラー比に変えることができる。

また、バイアス回路２０＿１では、ダイオード接続されているトランジスタ２５（２６）のソースへの接地電圧ＶＳＳ（電源電圧ＶＤＤ）への供給を負荷素子を介して行う構成を採用することで、トランジスタＱ１５（Ｑ１６）に流れる電流を増加するようにしても良い。また、上記負荷素子は、例えば、単数又は複数個のトランジスタの縦積みした構成としてもよい。

図４は、ｋ（ｋは２以上の整数）個の出力チャネルを有する出力装置２００の構成を示すブロック図である。

出力装置２００は、複数の入力信号ＳＩ＿１～ＳＩ＿ｋを入力端子Ｔｉ＿１～Ｔｉ＿ｋで受け、夫々を個別に増幅した出力信号ＳＯ＿１～ＳＯ＿ｋを出力端子Ｔｏ＿１～Ｔｏ＿ｋを介して出力する。

図４に示すように、出力装置２００は、夫々が図１に示すバッファ部１０と同一の構成を有するバッファ部１０＿１～１０＿ｋと、図３に示すバイアス回路２０＿１と同一の構成を有するバイアス回路３０と、を含む。

バイアス回路３０は、前述したバイアス電圧ＶＢＮを生成し、これをノードｎ３を介してバッファ部１０＿１～１０＿ｋ各々のトランジスタＱ１５のゲートに供給する。更に、バイアス回路３０は、前述したバイアス電圧ＶＢＰを生成し、これをノードｎ４を介して、バッファ部１０＿１～１０＿ｋ各々のトランジスタＱ１６のゲートに供給する。

ノードｎ３には、バイアス電圧ＶＢＮの変動を抑えて安定化させる為のコンデンサＣ３の一端が接続されている。また、ノードｎ４には、バイアス電圧ＶＢＰの変動を抑えて安定化させる為のコンデンサＣ４の一端が接続されている。

このように、出力装置２００では、ｋ個の出力チャネルに対して、夫々が図１に示すバッファ部１０と同一構成を有するｋ個のバッファ部１０＿１～１０＿ｋが必要になるものの、バイアス回路３０の数は、出力チャネル数に拘わらず１つである。よって、ｋ個の出力チャネルを実現するために、特許文献１に記載の出力バッファ回路をｋ個設ける場合に比べて、装置全体の回路規模を縮小化することが可能となる。

１０バッファ部
２０、３０バイアス回路
２１、２２電流源
２５、２６トランジスタ
Ｑ１１～Ｑ１６トランジスタ

Claims

入力信号を増幅した出力信号を出力端子から出力する出力バッファ回路であって、
第１のバイアス電圧及び第２のバイアス電圧を生成するバイアス回路と、
前記入力信号をゲートで受け、前記入力信号に応じてオン状態となった場合に第１の電源電圧を第１のノードに供給する第１導電型の第１のトランジスタと、
前記入力信号をゲートで受け、前記入力信号に応じてオン状態となった場合に第２の電源電圧を第２のノードに供給する第２導電型の第２のトランジスタと、
前記第１のバイアス電圧をゲートで受け、ソースが前記第２のノードに接続されておりドレインが前記第１のノードに接続されている第２導電型の第３のトランジスタと、
前記第２のバイアス電圧をゲートで受け、ソースが前記第１のノードに接続されておりドレインが前記第２のノードに接続されている第１導電型の第４のトランジスタと、
前記第１のノードの電圧をゲートで受け、前記第１のノードの電圧に応じてオン状態となった場合に前記第１の電源電圧を前記出力端子に供給する第１導電型の第５のトランジスタと、
前記第２のノードの電圧をゲートで受け、前記第２のノードの電圧に応じてオン状態となった場合に前記第２の電源電圧を前記出力端子に供給する第２導電型の第６のトランジスタと、を有することを特徴とする出力バッファ回路。
前記第３のトランジスタ及び前記第４のトランジスタ各々の電流駆動能力は、前記第１のトランジスタ及び前記第２のトランジスタ各々の電流駆動能力より低いことを特徴とする請求項１に記載の出力バッファ回路。
前記第１のバイアス電圧は、前記第１の電源電圧より低く、且つ前記第２のノードの電圧が前記第２の電源電圧となる場合に前記第３のトランジスタのゲート・ソース間電圧が前記第３のトランジスタの閾値電圧を超えるような電圧値を有し、
前記第２のバイアス電圧は、前記第２の電源電圧より高く、且つ前記第１のノードの電圧が前記第１の電源電圧となる際に前記第４のトランジスタのゲート・ソース間電圧が閾値電圧を超えるような電圧値を有することを特徴とする請求項２に記載の出力バッファ回路。
前記バイアス回路は、
第１の定電流を生成する第１の電流源と、
前記第１の定電流に対して電流電圧変換を施して得られた電圧を前記第１のバイアス電圧として出力する第１の電流電圧変換部と、
第２の定電流を生成する第２の電流源と、
前記第２の定電流に対して電流電圧変換を施して得られた電圧を前記第２のバイアス電圧として出力する第２の電流電圧変換部と、を有することを特徴とする請求項１に記載の出力バッファ回路。
前記第１の電流電圧変換部は、前記第１の定電流を第３のノードを介してゲート及びドレインで受け、ソースに前記第２の電源電圧が印加されている第２導電型の第７のトランジスタを含み、
前記第２の電流電圧変換部は、前記第２の定電流を第４のノードを介してゲート及びドレインで受け、ソースに前記第１の電源電圧が印加されている第１導電型の第８のトランジスタを含み、
前記第３のノードの電圧を前記第１のバイアス電圧として出力すると共に、前記第４のノードの電圧を前記第２のバイアス電圧として出力することを特徴とする請求項４に記載の出力バッファ回路。
前記第１の電流電圧変換部は、前記第１の定電流を第３のノードを介して前記第７のトランジスタのゲート及びドレインで受け、前記第７のトランジスタのソースには第１の負荷素子を介して前記第２の電源電圧が印加され、
前記第２の電流電圧変換部は、前記第２の定電流を第４のノードを介して前記第８のトランジスタのゲート及びドレインで受け、前記第８のトランジスタのソースには第２の負荷素子を介して前記第１の電源電圧が印加されることを特徴とする請求項５に記載の出力バッファ回路。
入力信号を増幅した出力信号を出力端子から出力する出力バッファ回路を有する半導体装置であって、
前記出力バッファ回路は、
第１のバイアス電圧及び第２のバイアス電圧を生成するバイアス回路と、
前記入力信号をゲートで受け、前記入力信号に応じてオン状態となった場合に第１の電源電圧を第１のノードに供給する第１導電型の第１のトランジスタと、
前記入力信号をゲートで受け、前記入力信号に応じてオン状態となった場合に第２の電源電圧を第２のノードに供給する第２導電型の第２のトランジスタと、
前記第１のバイアス電圧をゲートで受け、ソースが前記第２のノードに接続されておりドレインが前記第１のノードに接続されている第２導電型の第３のトランジスタと、
前記第２のバイアス電圧をゲートで受け、ソースが前記第１のノードに接続されておりドレインが前記第２のノードに接続されている第１導電型の第４のトランジスタと、
前記第１のノードの電圧をゲートで受け、前記第１のノードの電圧に応じてオン状態となった場合に前記第１の電源電圧を前記出力端子に供給する第１導電型の第５のトランジスタと、
前記第２のノードの電圧をゲートで受け、前記第２のノードの電圧に応じてオン状態となった場合に前記第２の電源電圧を前記出力端子に供給する第２導電型の第６のトランジスタと、を有することを特徴とする半導体装置。
第１～第ｋ（ｋは２以上の整数）の入力信号を個別に受け、夫々が受けた前記入力信号を増幅した出力信号を自身の出力端子から出力する第１～第ｋの出力バッファ回路を含む半導体装置であって、
第１のバイアス電圧及び第２のバイアス電圧を生成するバイアス回路を有し、
前記第１～第ｋの出力バッファ回路の各々は、
自身が受けた前記入力信号をゲートで受け当該入力信号に応じてオン状態となった場合に第１の電源電圧を第１のノードに供給する第１導電型の第１のトランジスタと、
前記自身が受けた前記入力信号をゲートで受け当該入力信号に応じてオン状態となった場合に第２の電源電圧を第２のノードに供給する第２導電型の第２のトランジスタと、
前記第１のバイアス電圧をゲートで受け、ソースが前記第２のノードに接続されておりドレインが前記第１のノードに接続されている第２導電型の第３のトランジスタと、
前記第２のバイアス電圧をゲートで受け、ソースが前記第１のノードに接続されておりドレインが前記第２のノードに接続されている第１導電型の第４のトランジスタと、
前記第１のノードの電圧をゲートで受け、前記第１のノードの電圧に応じてオン状態となった場合に前記第１の電源電圧を自身の前記出力端子に供給する第１導電型の第５のトランジスタと、
前記第２のノードの電圧をゲートで受け、前記第２のノードの電圧に応じてオン状態となった場合に前記第２の電源電圧を前記自身の前記出力端子に供給する第２導電型の第６のトランジスタと、を有することを特徴とする半導体装置。