JPH09270696A - 小振幅伝送回路及び半導体集積回路 - Google Patents
小振幅伝送回路及び半導体集積回路Info
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- JPH09270696A JPH09270696A JP8077158A JP7715896A JPH09270696A JP H09270696 A JPH09270696 A JP H09270696A JP 8077158 A JP8077158 A JP 8077158A JP 7715896 A JP7715896 A JP 7715896A JP H09270696 A JPH09270696 A JP H09270696A
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Abstract
(57)【要約】
【課題】 電源電圧分の振幅を持つ入力信号を小振幅化
して出力することができ、負荷容量の非常に大きい配線
等を駆動する際に充放電による消費電力を削減すること
ができる小振幅伝送回路を提供する。 【解決手段】 ドレインが第１の電圧源に接続され且つ
バックゲートが第２の電圧源に接続された第１のＮチャ
ネル型トランジスタと、ドレインが第２の電圧源に接続
され且つバックゲートが第１の電圧源に接続された第１
のＰチャネル型トランジスタとを有し、前記第１のＮチ
ャネル型トランジスタと前記第１のＰチャネル型トラン
ジスタの各ゲートを入力ノードで共通接続すると共に、
その各ソースを出力ノードで共通接続し、前記入力ノー
ドと前記出力ノードとの間に、前記第１のＮチャネル型
トランジスタ及び前記第１のＰチャネル型トランジスタ
よりも小さい電流駆動能力を有する正転バッファを接続
したものである。
して出力することができ、負荷容量の非常に大きい配線
等を駆動する際に充放電による消費電力を削減すること
ができる小振幅伝送回路を提供する。 【解決手段】 ドレインが第１の電圧源に接続され且つ
バックゲートが第２の電圧源に接続された第１のＮチャ
ネル型トランジスタと、ドレインが第２の電圧源に接続
され且つバックゲートが第１の電圧源に接続された第１
のＰチャネル型トランジスタとを有し、前記第１のＮチ
ャネル型トランジスタと前記第１のＰチャネル型トラン
ジスタの各ゲートを入力ノードで共通接続すると共に、
その各ソースを出力ノードで共通接続し、前記入力ノー
ドと前記出力ノードとの間に、前記第１のＮチャネル型
トランジスタ及び前記第１のＰチャネル型トランジスタ
よりも小さい電流駆動能力を有する正転バッファを接続
したものである。
Description
【０００１】
【発明の属する技術分野】本発明は、大きな容量性負荷
を駆動するバッファ回路等に使用され、小振幅の信号を
転送する小振幅伝送回路、及びこの小振幅伝送回路を備
えた半導体集積回路に関する。
を駆動するバッファ回路等に使用され、小振幅の信号を
転送する小振幅伝送回路、及びこの小振幅伝送回路を備
えた半導体集積回路に関する。
【０００２】
【従来の技術】従来のバッファ回路の基本的な回路構成
は、図６に示すようにインバータ１０１，１０２を２個
直列に接続したものとなっている。ここで、インバータ
１０１は、電源電位ＶＤＤと接地電位ＧＮＤとの間に直
列接続されたＰチャネル型ＭＯＳトランジスタ（以下、
単にＰ−ＭＯＳという）１０１ａとＮチャネル型ＭＯＳ
トランジスタ（以下、単にＮ−ＭＯＳという）１０１ｂ
とからなるＣＭＯＳインバータである。同様に、インバ
ータ１０２は、Ｐ−ＭＯＳ１０２ａとＮ−ＭＯＳ１０２
ｂからなるＣＭＯＳインバータである。
は、図６に示すようにインバータ１０１，１０２を２個
直列に接続したものとなっている。ここで、インバータ
１０１は、電源電位ＶＤＤと接地電位ＧＮＤとの間に直
列接続されたＰチャネル型ＭＯＳトランジスタ（以下、
単にＰ−ＭＯＳという）１０１ａとＮチャネル型ＭＯＳ
トランジスタ（以下、単にＮ−ＭＯＳという）１０１ｂ
とからなるＣＭＯＳインバータである。同様に、インバ
ータ１０２は、Ｐ−ＭＯＳ１０２ａとＮ−ＭＯＳ１０２
ｂからなるＣＭＯＳインバータである。
【０００３】この回路は、論理を正転で伝送し、“Ｌ”
レベルの電位は接地電位ＧＮＤをとり、“Ｈ”レベルの
電位は電源電位ＶＤＤをとるため、振幅は電源電圧分と
なり、ＣＭＯＳレベルをフルスイングする。
レベルの電位は接地電位ＧＮＤをとり、“Ｈ”レベルの
電位は電源電位ＶＤＤをとるため、振幅は電源電圧分と
なり、ＣＭＯＳレベルをフルスイングする。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のバッファ回路では、次のような問題点があった。す
なわち、負荷容量が非常に大きい回路、配線または素子
を駆動する部分に図６に示す回路を使用した場合、その
容量の充放電による消費電力は非常に大きなものとな
る。
来のバッファ回路では、次のような問題点があった。す
なわち、負荷容量が非常に大きい回路、配線または素子
を駆動する部分に図６に示す回路を使用した場合、その
容量の充放電による消費電力は非常に大きなものとな
る。
【０００５】例えば、４００ｐＦの負荷容量を電源電圧
５Ｖ、動作周波数５０ＭＨｚの動作条件で充放電を行う
と、消費電力Ｐは式（１）により求めることができ、 Ｐ＝ｆ・Ｃ・Ｖ2 …（１） （但し、ｆ：動作周波数、Ｃ：負荷容量、Ｖ：振幅電
圧）Ｐ＝５００ｍＷとなり、かなりの消費電力となる。
５Ｖ、動作周波数５０ＭＨｚの動作条件で充放電を行う
と、消費電力Ｐは式（１）により求めることができ、 Ｐ＝ｆ・Ｃ・Ｖ2 …（１） （但し、ｆ：動作周波数、Ｃ：負荷容量、Ｖ：振幅電
圧）Ｐ＝５００ｍＷとなり、かなりの消費電力となる。
【０００６】ＬＳＩが大規模化してきている今日では、
このように負荷容量の大きな配線等を駆動する場合が多
くあり、特にクロック信号配線には非常に多くのフリッ
プフロップのクロック端子が接続され、これを駆動する
クロックバッファは非常に大きな負荷容量を駆動するこ
とになる。これを従来のような電源電圧分のフルスイン
グを行うバッファで駆動しては消費電力が多大なものに
なる。
このように負荷容量の大きな配線等を駆動する場合が多
くあり、特にクロック信号配線には非常に多くのフリッ
プフロップのクロック端子が接続され、これを駆動する
クロックバッファは非常に大きな負荷容量を駆動するこ
とになる。これを従来のような電源電圧分のフルスイン
グを行うバッファで駆動しては消費電力が多大なものに
なる。
【０００７】さらに、この消費電力は発熱を生み、温度
上昇によってＬＳＩ素子の遅延時間は増大する。また、
温度による信頼性等の問題から、ＬＳＩのパッケージは
熱抵抗の低いものを選ぶ必要が生じ、また放熱器具の付
加などコスト面にも悪影響を及ぼす。
上昇によってＬＳＩ素子の遅延時間は増大する。また、
温度による信頼性等の問題から、ＬＳＩのパッケージは
熱抵抗の低いものを選ぶ必要が生じ、また放熱器具の付
加などコスト面にも悪影響を及ぼす。
【０００８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、電源電圧分の
振幅を持つ入力信号を小振幅化して出力することがで
き、負荷容量の非常に大きい配線等を駆動する際に充放
電による消費電力を削減することができる小振幅伝送回
路を提供することである。またその他の目的は、出力側
に接続されるＣＭＯＳ入力回路に生ずる貫通電流を抑制
した小振幅伝送回路を提供することである。さらにその
他の目的は、前記小振幅伝送回路の出力を受けるＣＭＯ
Ｓ入力回路に貫通電流が流れず、安定して動作する半導
体集積回路を提供することである。
するためになされたもので、その目的は、電源電圧分の
振幅を持つ入力信号を小振幅化して出力することがで
き、負荷容量の非常に大きい配線等を駆動する際に充放
電による消費電力を削減することができる小振幅伝送回
路を提供することである。またその他の目的は、出力側
に接続されるＣＭＯＳ入力回路に生ずる貫通電流を抑制
した小振幅伝送回路を提供することである。さらにその
他の目的は、前記小振幅伝送回路の出力を受けるＣＭＯ
Ｓ入力回路に貫通電流が流れず、安定して動作する半導
体集積回路を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明である小振幅伝送回路の特徴は、ドレイ
ンが第１の電圧源に接続され且つバックゲートが第２の
電圧源に接続された第１のＮチャネル型トランジスタ
と、ドレインが第２の電圧源に接続され且つバックゲー
トが第１の電圧源に接続された第１のＰチャネル型トラ
ンジスタとを有し、前記第１のＮチャネル型トランジス
タと前記第１のＰチャネル型トランジスタの各ゲートを
入力ノードで共通接続すると共に、その各ソースを出力
ノードで共通接続し、前記入力ノードと前記出力ノード
との間に、前記第１のＮチャネル型トランジスタ及び前
記第１のＰチャネル型トランジスタよりも小さい電流駆
動能力を有する正転バッファを接続したことにある。
に、第１の発明である小振幅伝送回路の特徴は、ドレイ
ンが第１の電圧源に接続され且つバックゲートが第２の
電圧源に接続された第１のＮチャネル型トランジスタ
と、ドレインが第２の電圧源に接続され且つバックゲー
トが第１の電圧源に接続された第１のＰチャネル型トラ
ンジスタとを有し、前記第１のＮチャネル型トランジス
タと前記第１のＰチャネル型トランジスタの各ゲートを
入力ノードで共通接続すると共に、その各ソースを出力
ノードで共通接続し、前記入力ノードと前記出力ノード
との間に、前記第１のＮチャネル型トランジスタ及び前
記第１のＰチャネル型トランジスタよりも小さい電流駆
動能力を有する正転バッファを接続したことにある。
【００１０】この第１の発明によれば、第１のＮチャネ
ル型トランジスタ及び第１のＰチャネル型トランジスタ
はソースフォロア動作をするため、出力ノードから送出
される出力は電源電圧分をフルスイングしないものとな
る。つまり、出力ノードからの出力の“Ｌ”レベルと
“Ｈ”レベルがそれぞれ第２の電圧源（例えば接地電
位）よりも高い電位、第１の電圧源（例えば電源電位）
よりも低い電位になるようにして出力がフルスイングし
ないような正転バッファ動作を行う。一方、正転バッフ
ァは、電源電圧分でフルスイングするが、電流駆動能力
が小さいため、通常動作では第１のＮチャネル型トラン
ジスタ及び第１のＰチャネル型トランジスタの動作が支
配的となり、結果として、出力は電源電圧分でフルスイ
ング動作をせず、それよりも小さな振幅となる。これに
対して、待機時または動作周期が非常に長いときには、
正転バッファのフルスイングの出力により出力の“Ｌ”
レベル及び“Ｈ”レベルはそれぞれ接地電位及び電源電
位で安定し、この回路の出力側に接続されるＣＭＯＳ回
路での貫通電流を確実に抑えることができる。
ル型トランジスタ及び第１のＰチャネル型トランジスタ
はソースフォロア動作をするため、出力ノードから送出
される出力は電源電圧分をフルスイングしないものとな
る。つまり、出力ノードからの出力の“Ｌ”レベルと
“Ｈ”レベルがそれぞれ第２の電圧源（例えば接地電
位）よりも高い電位、第１の電圧源（例えば電源電位）
よりも低い電位になるようにして出力がフルスイングし
ないような正転バッファ動作を行う。一方、正転バッフ
ァは、電源電圧分でフルスイングするが、電流駆動能力
が小さいため、通常動作では第１のＮチャネル型トラン
ジスタ及び第１のＰチャネル型トランジスタの動作が支
配的となり、結果として、出力は電源電圧分でフルスイ
ング動作をせず、それよりも小さな振幅となる。これに
対して、待機時または動作周期が非常に長いときには、
正転バッファのフルスイングの出力により出力の“Ｌ”
レベル及び“Ｈ”レベルはそれぞれ接地電位及び電源電
位で安定し、この回路の出力側に接続されるＣＭＯＳ回
路での貫通電流を確実に抑えることができる。
【００１１】第２の発明である小振幅伝送回路の特徴
は、上記第１の発明において、前記第１のＮチャネル型
トランジスタ及び前記第１のＰチャネル型トランジスタ
の閾値電圧を、他のＮチャネル型トランジスタ及びＰチ
ャネル型トランジスタの閾値電圧よりも低く設定したこ
とにある。
は、上記第１の発明において、前記第１のＮチャネル型
トランジスタ及び前記第１のＰチャネル型トランジスタ
の閾値電圧を、他のＮチャネル型トランジスタ及びＰチ
ャネル型トランジスタの閾値電圧よりも低く設定したこ
とにある。
【００１２】この第２の発明によれば、出力ノードから
送出される出力の振幅が多少大きくなり、この出力を受
けるＣＭＯＳ回路での貫通電流を抑えることができる。
送出される出力の振幅が多少大きくなり、この出力を受
けるＣＭＯＳ回路での貫通電流を抑えることができる。
【００１３】第３の発明である小振幅伝送回路の特徴
は、上記第１の発明において、入力部を構成するＮチャ
ネル型トランジスタ及びＰチャネル型トランジスタのデ
ィメンジョン比を制御して、回路閾値を前記出力ノード
より送出される出力信号の振幅のセンター値に設定した
ＣＭＯＳ入力回路を、前記出力ノードに接続したことに
ある。
は、上記第１の発明において、入力部を構成するＮチャ
ネル型トランジスタ及びＰチャネル型トランジスタのデ
ィメンジョン比を制御して、回路閾値を前記出力ノード
より送出される出力信号の振幅のセンター値に設定した
ＣＭＯＳ入力回路を、前記出力ノードに接続したことに
ある。
【００１４】この第３の発明によれば、第１の発明の回
路に接続されるＣＭＯＳ入力回路は、第１の発明の回路
の出力する信号で安定して動作し、貫通電流を最小に抑
えることができる。
路に接続されるＣＭＯＳ入力回路は、第１の発明の回路
の出力する信号で安定して動作し、貫通電流を最小に抑
えることができる。
【００１５】第４の発明である半導体集積回路の特徴
は、ドレインが第１の電圧源に接続され且つバックゲー
トが第２の電圧源に接続された第１のＮチャネル型トラ
ンジスタと、ドレインが第２の電圧源に接続され且つバ
ックゲートが第１の電圧源に接続された第１のＰチャネ
ル型トランジスタとを有し、前記第１のＮチャネル型ト
ランジスタと前記第１のＰチャネル型トランジスタの各
ゲートを第１の入力ノードで共通接続すると共に、その
各ソースを第１の出力ノードで共通接続した小振幅伝送
回路と、前記第１の出力ノードにゲートが共通接続され
た第２のＰチャネル型トランジスタと第２のＮチャネル
型トランジスタ、第１の電圧源に接続され前記第２のＰ
チャネル型トランジスタのソースの電位をレベルシフト
する第１のレベルシフト手段、及び第２の電圧源に接続
され前記第２のＮチャネル型トランジスタのソースの電
位をレベルシフトする第２のレベルシフト手段を有し、
前記第２のＰチャネル型トランジスタと前記第２のＮチ
ャネル型トランジスタのドレインを中間ノードで共通接
続し、前記中間ノードと第２の出力ノードとの間に第１
と第２の反転バッファを逆並列接続したＣＭＯＳ入力回
路とを備えたことにある。
は、ドレインが第１の電圧源に接続され且つバックゲー
トが第２の電圧源に接続された第１のＮチャネル型トラ
ンジスタと、ドレインが第２の電圧源に接続され且つバ
ックゲートが第１の電圧源に接続された第１のＰチャネ
ル型トランジスタとを有し、前記第１のＮチャネル型ト
ランジスタと前記第１のＰチャネル型トランジスタの各
ゲートを第１の入力ノードで共通接続すると共に、その
各ソースを第１の出力ノードで共通接続した小振幅伝送
回路と、前記第１の出力ノードにゲートが共通接続され
た第２のＰチャネル型トランジスタと第２のＮチャネル
型トランジスタ、第１の電圧源に接続され前記第２のＰ
チャネル型トランジスタのソースの電位をレベルシフト
する第１のレベルシフト手段、及び第２の電圧源に接続
され前記第２のＮチャネル型トランジスタのソースの電
位をレベルシフトする第２のレベルシフト手段を有し、
前記第２のＰチャネル型トランジスタと前記第２のＮチ
ャネル型トランジスタのドレインを中間ノードで共通接
続し、前記中間ノードと第２の出力ノードとの間に第１
と第２の反転バッファを逆並列接続したＣＭＯＳ入力回
路とを備えたことにある。
【００１６】この第４の発明によれば、第１の出力ノー
ドから入力される信号が小振幅であっても、第１及び第
２のレベルシフト手段によって生ずるレベルシフト分だ
け、第２のＰチャネル型トランジスタと第２のＮチャネ
ル型トランジスタのゲート・ソース間電圧は大きくなる
ため、これらトランジスタで構成される反転バッファに
は貫通電流が流れず安定して動作する。一方、中間ノー
ドの信号は、前記レベルシフト分だけ振幅が小さくな
る。よって、この信号を第１と第２の反転バッファに通
すことによって電源電圧分の振幅に戻し、第２の出力ノ
ードから送出される出力とする。
ドから入力される信号が小振幅であっても、第１及び第
２のレベルシフト手段によって生ずるレベルシフト分だ
け、第２のＰチャネル型トランジスタと第２のＮチャネ
ル型トランジスタのゲート・ソース間電圧は大きくなる
ため、これらトランジスタで構成される反転バッファに
は貫通電流が流れず安定して動作する。一方、中間ノー
ドの信号は、前記レベルシフト分だけ振幅が小さくな
る。よって、この信号を第１と第２の反転バッファに通
すことによって電源電圧分の振幅に戻し、第２の出力ノ
ードから送出される出力とする。
【００１７】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
る小振幅伝送回路の回路図である。
基づいて説明する。図１は、本発明の第１実施形態に係
る小振幅伝送回路の回路図である。
【００１８】この小振幅伝送回路は、ドレインが第１の
電圧源（電源電位）ＶＤＤに接続され且つバックゲート
が第２の電圧源（接地電位）ＧＮＤに接続されたＮ−Ｍ
ＯＳ（第１のＮチャネル型トランジスタ）１と、ドレイ
ンが第２の電圧源ＧＮＤに接続され且つバックゲートが
第１の電圧源ＶＤＤに接続されたＰ−ＭＯＳ（第１のＰ
チャネル型トランジスタ）２とを有している。そして、
Ｎ−ＭＯＳ１とＰ−ＭＯＳ２の各ゲートが、入力ノード
Ｎ１で共通接続され、その各ソースは出力ノードＮ２で
共通接続されている。
電圧源（電源電位）ＶＤＤに接続され且つバックゲート
が第２の電圧源（接地電位）ＧＮＤに接続されたＮ−Ｍ
ＯＳ（第１のＮチャネル型トランジスタ）１と、ドレイ
ンが第２の電圧源ＧＮＤに接続され且つバックゲートが
第１の電圧源ＶＤＤに接続されたＰ−ＭＯＳ（第１のＰ
チャネル型トランジスタ）２とを有している。そして、
Ｎ−ＭＯＳ１とＰ−ＭＯＳ２の各ゲートが、入力ノード
Ｎ１で共通接続され、その各ソースは出力ノードＮ２で
共通接続されている。
【００１９】さらに、入力ノードＮ１と出力ノードＮ２
との間には、前記Ｎ−ＭＯＳ１及びＰ−ＭＯＳ２よりも
小さい電流駆動能力を有する正転バッファ３が並列接続
されている。ここで、本回路は、入力ノードＮ１には入
力信号ＩＮが、出力ノードＮ２からは出力信号ＯＵＴ１
が送出されるようになっている。
との間には、前記Ｎ−ＭＯＳ１及びＰ−ＭＯＳ２よりも
小さい電流駆動能力を有する正転バッファ３が並列接続
されている。ここで、本回路は、入力ノードＮ１には入
力信号ＩＮが、出力ノードＮ２からは出力信号ＯＵＴ１
が送出されるようになっている。
【００２０】図２は、図１中の正転バッファ３の回路構
成を示す回路図である。正転バッファの駆動能力を小さ
くするためには、正転バッファを構成するＭＯＳトラン
ジスタのゲート幅・ゲート長等のディメンジョンを調整
することにより実現することができる。この調整は、カ
スタムＬＳＩやセルベースＩＣのようにセル、トランジ
スタ単位でディメンジョンが変えられる場合には容易で
ある。しかし、ゲートアレイのようにトランジスタのデ
ィメンジョンが固定されてしまっている場合には、図２
におけるＰ−ＭＯＳ１１と１２、Ｐ−ＭＯＳ１３と１
４、Ｎ−ＭＯＳ１５と１６、及びＮ−ＭＯＳ１７と１８
のように、ＭＯＳトランジスタを直列に接続してゲート
長を大きくし、駆動能力を小さくすることができる。こ
の図２に示す例ではＭＯＳトランジスタは２段直列に接
続されているが、この段数は３段以上あってもよい。
成を示す回路図である。正転バッファの駆動能力を小さ
くするためには、正転バッファを構成するＭＯＳトラン
ジスタのゲート幅・ゲート長等のディメンジョンを調整
することにより実現することができる。この調整は、カ
スタムＬＳＩやセルベースＩＣのようにセル、トランジ
スタ単位でディメンジョンが変えられる場合には容易で
ある。しかし、ゲートアレイのようにトランジスタのデ
ィメンジョンが固定されてしまっている場合には、図２
におけるＰ−ＭＯＳ１１と１２、Ｐ−ＭＯＳ１３と１
４、Ｎ−ＭＯＳ１５と１６、及びＮ−ＭＯＳ１７と１８
のように、ＭＯＳトランジスタを直列に接続してゲート
長を大きくし、駆動能力を小さくすることができる。こ
の図２に示す例ではＭＯＳトランジスタは２段直列に接
続されているが、この段数は３段以上あってもよい。
【００２１】次に、本実施形態の動作について説明す
る。Ｎ−ＭＯＳ１とＰ−ＭＯＳ２は、前記の接続によ
り、それぞれソースフォロワ動作をする。すなわち、Ｎ
−ＭＯＳ１においては、ゲート・ソース間の電圧ＶＧＳ
が該Ｎ−ＭＯＳ１の閾値電圧ＶＴＨｎよりも小さくなる
とオフ状態になるため、出力ＯＵＴ１の“Ｈ”レベルは
第１の電圧源ＶＤＤよりＶＴＨｎ分低い電圧までしか上
がらない。実際には、バックゲート効果により、出力Ｏ
ＵＴ１の“Ｈ”レベルは、第１の電圧源ＶＤＤから閾値
電圧ＶＴＨｎを差し引いた値（ＶＤＤ−ＶＴＨｎ）より
も若干低くなる。
る。Ｎ−ＭＯＳ１とＰ−ＭＯＳ２は、前記の接続によ
り、それぞれソースフォロワ動作をする。すなわち、Ｎ
−ＭＯＳ１においては、ゲート・ソース間の電圧ＶＧＳ
が該Ｎ−ＭＯＳ１の閾値電圧ＶＴＨｎよりも小さくなる
とオフ状態になるため、出力ＯＵＴ１の“Ｈ”レベルは
第１の電圧源ＶＤＤよりＶＴＨｎ分低い電圧までしか上
がらない。実際には、バックゲート効果により、出力Ｏ
ＵＴ１の“Ｈ”レベルは、第１の電圧源ＶＤＤから閾値
電圧ＶＴＨｎを差し引いた値（ＶＤＤ−ＶＴＨｎ）より
も若干低くなる。
【００２２】Ｐ−ＭＯＳ２においても同様の動作によ
り、出力ＯＵＴ１の“Ｌ”レベルはＰ−ＭＯＳ２の閾値
電圧ＶＴＨｐよりも若干高い値までしか下がらない。
り、出力ＯＵＴ１の“Ｌ”レベルはＰ−ＭＯＳ２の閾値
電圧ＶＴＨｐよりも若干高い値までしか下がらない。
【００２３】一方、正転バッファ３は、電源電圧分をフ
ルスイングするが、駆動能力が小さいため通常動作では
前記Ｎ−ＭＯＳ１及びＰ−ＭＯＳ２の動作が支配的とな
り、結果として出力ＯＵＴ１は電源電圧分のフルスイン
グ動作をせず、それよりも小さな振幅となる。
ルスイングするが、駆動能力が小さいため通常動作では
前記Ｎ−ＭＯＳ１及びＰ−ＭＯＳ２の動作が支配的とな
り、結果として出力ＯＵＴ１は電源電圧分のフルスイン
グ動作をせず、それよりも小さな振幅となる。
【００２４】なお、この図１の回路は、入力信号ＩＮが
“Ｈ”レベルの場合にはＮ−ＭＯＳ１がオンして、
“Ｈ”レベルの出力信号ＯＵＴ１が出力され、“Ｌ”レ
ベルの場合にはＰ−ＭＯＳ２がオンして、“Ｌ”レベル
の出力信号ＯＵＴ１が出力されるため、伝送は正転動作
となる。
“Ｈ”レベルの場合にはＮ−ＭＯＳ１がオンして、
“Ｈ”レベルの出力信号ＯＵＴ１が出力され、“Ｌ”レ
ベルの場合にはＰ−ＭＯＳ２がオンして、“Ｌ”レベル
の出力信号ＯＵＴ１が出力されるため、伝送は正転動作
となる。
【００２５】この出力ＯＵＴ１の波形の様子を表す概略
図を図３に示す。図中の波形ＩＮ１，ＯＵＴ１はそれぞ
れ図１の回路の入力信号ＩＮ１の波形、出力信号ＯＵＴ
１の波形を表している。入力波形ＩＮ１が電源電圧分の
フルスイングをしているに対し、出力波形ＯＵＴ１は上
述した動作により“Ｈ”レベルは（ＶＤＤ−ＶＴＨｎ）
よりも若干低い電位、“Ｌ”レベルはＶＴＨｐよりも若
干高い電位になり、小振幅動作になっている。
図を図３に示す。図中の波形ＩＮ１，ＯＵＴ１はそれぞ
れ図１の回路の入力信号ＩＮ１の波形、出力信号ＯＵＴ
１の波形を表している。入力波形ＩＮ１が電源電圧分の
フルスイングをしているに対し、出力波形ＯＵＴ１は上
述した動作により“Ｈ”レベルは（ＶＤＤ−ＶＴＨｎ）
よりも若干低い電位、“Ｌ”レベルはＶＴＨｐよりも若
干高い電位になり、小振幅動作になっている。
【００２６】ここで、この図１の回路の小振幅の出力Ｏ
ＵＴ１を通常のＣＭＯＳ回路で受けた場合、その入力部
のＮ−ＭＯＳとＰ−ＭＯＳの閾値電圧ＶＴＨにばらつき
があると貫通電流が流れてしまう恐れがある。しかし、
非常に大きい負荷容量を駆動する場合には、小振幅化に
よる充放電の消費電力の削減効果の方が大きくなる。例
えば、前記の式（１）において、消費電力Ｐは振幅電圧
Ｖの２乗に比例するため、振幅電圧が１／２になれば消
費電力を１／４に抑えることができる。
ＵＴ１を通常のＣＭＯＳ回路で受けた場合、その入力部
のＮ−ＭＯＳとＰ−ＭＯＳの閾値電圧ＶＴＨにばらつき
があると貫通電流が流れてしまう恐れがある。しかし、
非常に大きい負荷容量を駆動する場合には、小振幅化に
よる充放電の消費電力の削減効果の方が大きくなる。例
えば、前記の式（１）において、消費電力Ｐは振幅電圧
Ｖの２乗に比例するため、振幅電圧が１／２になれば消
費電力を１／４に抑えることができる。
【００２７】一方、待機時及び動作周期が非常に長い場
合には正転バッファ３のフルスイング出力により出力Ｏ
ＵＴ１のレベルは第２の電圧源ＧＮＤ及び第１の電圧源
ＶＤＤで安定するため、図１の小振幅出力ＯＵＴ１を通
常のＣＭＯＳ回路で受けた場合でもその入力部のＭＯＳ
トランジスタで貫通電流は流れない。
合には正転バッファ３のフルスイング出力により出力Ｏ
ＵＴ１のレベルは第２の電圧源ＧＮＤ及び第１の電圧源
ＶＤＤで安定するため、図１の小振幅出力ＯＵＴ１を通
常のＣＭＯＳ回路で受けた場合でもその入力部のＭＯＳ
トランジスタで貫通電流は流れない。
【００２８】なお、動作時の貫通電流が多くなりそうで
あれば、Ｎ−ＭＯＳ１及びＰ−ＭＯＳ２の閾値を他のＭ
ＯＳトランジスタの閾値よりも低くすることにより、出
力信号ＯＵＴ１の振幅を多少大きくし、その出力信号Ｏ
ＵＴ１を受けるＣＭＯＳ回路での貫通電流を抑えること
も可能である。
あれば、Ｎ−ＭＯＳ１及びＰ−ＭＯＳ２の閾値を他のＭ
ＯＳトランジスタの閾値よりも低くすることにより、出
力信号ＯＵＴ１の振幅を多少大きくし、その出力信号Ｏ
ＵＴ１を受けるＣＭＯＳ回路での貫通電流を抑えること
も可能である。
【００２９】また、図１の回路の出力ＯＵＴ１を受ける
ＣＭＯＳ回路の入力部のＮ−ＭＯＳとＰ−ＭＯＳのディ
メンジョン比を制御し、回路閾値を図１の回路の出力振
幅のセンター値にそろえ、図１の回路の出力ＯＵＴ１で
安定して動作するようにすれば、貫通電流を最小に抑え
ることができる。
ＣＭＯＳ回路の入力部のＮ−ＭＯＳとＰ−ＭＯＳのディ
メンジョン比を制御し、回路閾値を図１の回路の出力振
幅のセンター値にそろえ、図１の回路の出力ＯＵＴ１で
安定して動作するようにすれば、貫通電流を最小に抑え
ることができる。
【００３０】図４は、本発明の第２実施形態に係る半導
体集積回路の回路図である。本回路は、図１に示す小振
幅伝送回路の出力ノードＮ２に接続されるＣＭＯＳ回路
入力部の一例を示すものであり、貫通電流が流れないで
安定して動作するように構成されたものである。
体集積回路の回路図である。本回路は、図１に示す小振
幅伝送回路の出力ノードＮ２に接続されるＣＭＯＳ回路
入力部の一例を示すものであり、貫通電流が流れないで
安定して動作するように構成されたものである。
【００３１】その構成を具体的に説明する。図４におい
て、このＣＭＯＳ回路入力部は、前述の図１に示す小振
幅伝送回路の出力ノードＮ２に、入力ノードＮ１１を介
して各ゲートが共通接続されたＰ−ＭＯＳ（第２のＰチ
ャネル型トランジスタ）２１及びＮ−ＭＯＳ（第２のＮ
チャネル型トランジスタ）２２と、ゲート及びドレイン
が第１の電圧源ＶＤＤに共通接続され且つソースが前記
Ｐ−ＭＯＳ２１のソースに接続されるＮ−ＭＯＳ２３
（第１のレベルシフト手段）と、ゲート及びドレインが
第２の電圧源ＧＮＤに共通接続され且つソースが前記Ｎ
−ＭＯＳ２２のソースに接続されるＰ−ＭＯＳ２４（第
２のレベルシフト手段）とを有している。
て、このＣＭＯＳ回路入力部は、前述の図１に示す小振
幅伝送回路の出力ノードＮ２に、入力ノードＮ１１を介
して各ゲートが共通接続されたＰ−ＭＯＳ（第２のＰチ
ャネル型トランジスタ）２１及びＮ−ＭＯＳ（第２のＮ
チャネル型トランジスタ）２２と、ゲート及びドレイン
が第１の電圧源ＶＤＤに共通接続され且つソースが前記
Ｐ−ＭＯＳ２１のソースに接続されるＮ−ＭＯＳ２３
（第１のレベルシフト手段）と、ゲート及びドレインが
第２の電圧源ＧＮＤに共通接続され且つソースが前記Ｎ
−ＭＯＳ２２のソースに接続されるＰ−ＭＯＳ２４（第
２のレベルシフト手段）とを有している。
【００３２】そして、通常の反転バッファを構成する前
記Ｐ−ＭＯＳ２１と前記Ｎ−ＭＯＳ２２の各ドレイン
は、中間ノードＮ１２で共通接続され、さらに前記中間
ノードＮ１２と出力ノードＮ１３との間には、第１と第
２の反転バッファ（インバータ）２５，２６が逆並列接
続されている。
記Ｐ−ＭＯＳ２１と前記Ｎ−ＭＯＳ２２の各ドレイン
は、中間ノードＮ１２で共通接続され、さらに前記中間
ノードＮ１２と出力ノードＮ１３との間には、第１と第
２の反転バッファ（インバータ）２５，２６が逆並列接
続されている。
【００３３】ここで、入力ノードＮ１１に供給される信
号を入力信号ＩＮ２（図１の出力信号ＯＵＴ１）とし、
出力ノードＮ１３から送出される信号を出力信号ＯＵＴ
２とする。
号を入力信号ＩＮ２（図１の出力信号ＯＵＴ１）とし、
出力ノードＮ１３から送出される信号を出力信号ＯＵＴ
２とする。
【００３４】次に動作を説明する。Ｐ−ＭＯＳ２１とＮ
−ＭＯＳ２２の各ソースは、それぞれＮ−ＭＯＳ２３と
Ｐ−ＭＯＳ２４により生ずる電圧降下分レベルがシフト
する。従って、入力ノードＮ１１に入力される入力信号
ＩＮ２が小振幅であっても、このレベルシフト分だけＰ
−ＭＯＳ２１とＮ−ＭＯＳ２２のゲート・ソース間電圧
ＶＧＳは大きくなるため、Ｐ−ＭＯＳ２１とＮ−ＭＯＳ
２２による反転バッファは貫通電流が流れずに安定して
動作する。
−ＭＯＳ２２の各ソースは、それぞれＮ−ＭＯＳ２３と
Ｐ−ＭＯＳ２４により生ずる電圧降下分レベルがシフト
する。従って、入力ノードＮ１１に入力される入力信号
ＩＮ２が小振幅であっても、このレベルシフト分だけＰ
−ＭＯＳ２１とＮ−ＭＯＳ２２のゲート・ソース間電圧
ＶＧＳは大きくなるため、Ｐ−ＭＯＳ２１とＮ−ＭＯＳ
２２による反転バッファは貫通電流が流れずに安定して
動作する。
【００３５】一方、Ｐ−ＭＯＳ２１とＮ−ＭＯＳ２２の
共通ドレインである中間ノードＮ２の信号は、前記レベ
ルシフト分だけ“Ｈ”レベル側及び“Ｌ”レベル側でそ
れぞれ振幅が小さくなる。よって、この信号を反転バッ
ファ２５，２６による保持回路部分に通すことによって
電源電圧分の振幅に戻し、出力ノードＮ１３へと出力さ
せている。
共通ドレインである中間ノードＮ２の信号は、前記レベ
ルシフト分だけ“Ｈ”レベル側及び“Ｌ”レベル側でそ
れぞれ振幅が小さくなる。よって、この信号を反転バッ
ファ２５，２６による保持回路部分に通すことによって
電源電圧分の振幅に戻し、出力ノードＮ１３へと出力さ
せている。
【００３６】この図４の回路は、入力ノードＮ１１に入
力される入力信号ＩＮ２が常に図１の小振幅のレベルで
あっも貫通電流が流れないため、この回路の入力に図１
の回路の出力を接続する場合には、図１中の正転バッフ
ァ３を省略してもよい。
力される入力信号ＩＮ２が常に図１の小振幅のレベルで
あっも貫通電流が流れないため、この回路の入力に図１
の回路の出力を接続する場合には、図１中の正転バッフ
ァ３を省略してもよい。
【００３７】図５は、本発明の第３実施形態に係る半導
体集積回路の回路図である。本回路は、上記図４の回路
において、第１及び第２のレベルシフト手段としてのＮ
−ＭＯＳ２３及びＰ−ＭＯＳ２４をそれぞれダイオード
２３ａ，２４ａで置き換えたものである。
体集積回路の回路図である。本回路は、上記図４の回路
において、第１及び第２のレベルシフト手段としてのＮ
−ＭＯＳ２３及びＰ−ＭＯＳ２４をそれぞれダイオード
２３ａ，２４ａで置き換えたものである。
【００３８】このように構成しても、上記図４の回路と
同様の作用効果を得ることができる。
同様の作用効果を得ることができる。
【００３９】
【発明の効果】以上詳細に説明したように、第１の発明
である小振幅伝送回路によれば、電源電圧分の振幅を持
つ入力信号を小振幅化して出力することができ、負荷容
量の非常に大きい配線等を駆動する際に充放電による消
費電力を削減することができる。また、待機時及び動作
周期の非常に長い場合において、出力の“Ｈ”レベル、
“Ｌ”レベルはそれぞれ電源電位、接地電位で安定する
ため、この回路の出力を受けるＣＭＯＳ回路に貫通電流
は流れず、回路が静的な状態ならば通常のＣＭＯＳ回路
と同様に消費電力を抑えることができる。
である小振幅伝送回路によれば、電源電圧分の振幅を持
つ入力信号を小振幅化して出力することができ、負荷容
量の非常に大きい配線等を駆動する際に充放電による消
費電力を削減することができる。また、待機時及び動作
周期の非常に長い場合において、出力の“Ｈ”レベル、
“Ｌ”レベルはそれぞれ電源電位、接地電位で安定する
ため、この回路の出力を受けるＣＭＯＳ回路に貫通電流
は流れず、回路が静的な状態ならば通常のＣＭＯＳ回路
と同様に消費電力を抑えることができる。
【００４０】第２の発明である小振幅伝送回路によれ
ば、上記第１の発明において、第１のＮチャネル型トラ
ンジスタ及び第１のＰチャネル型トランジスタの閾値電
圧を、他のＮチャネル型トランジスタ及びＰチャネル型
トランジスタの閾値電圧よりも低くしたので、出力ノー
ドから送出される出力の振幅を多少大きくすることがで
き、この出力を受けるＣＭＯＳ回路での貫通電流を抑え
ることが可能となる。
ば、上記第１の発明において、第１のＮチャネル型トラ
ンジスタ及び第１のＰチャネル型トランジスタの閾値電
圧を、他のＮチャネル型トランジスタ及びＰチャネル型
トランジスタの閾値電圧よりも低くしたので、出力ノー
ドから送出される出力の振幅を多少大きくすることがで
き、この出力を受けるＣＭＯＳ回路での貫通電流を抑え
ることが可能となる。
【００４１】第３の発明である小振幅伝送回路によれ
ば、上記第１の発明において、入力部を構成するＮチャ
ネル型トランジスタ及びＰチャネル型トランジスタのデ
ィメンジョン比を制御して、第１の発明の回路より送出
される出力信号の振幅のセンター値に回路閾値を設定し
たＣＭＯＳ入力回路を接続したので、このＣＭＯＳ入力
回路は、第１の発明の回路の出力する信号で安定して動
作し、貫通電流を最小に抑えることが可能となる。
ば、上記第１の発明において、入力部を構成するＮチャ
ネル型トランジスタ及びＰチャネル型トランジスタのデ
ィメンジョン比を制御して、第１の発明の回路より送出
される出力信号の振幅のセンター値に回路閾値を設定し
たＣＭＯＳ入力回路を接続したので、このＣＭＯＳ入力
回路は、第１の発明の回路の出力する信号で安定して動
作し、貫通電流を最小に抑えることが可能となる。
【００４２】第４の発明である半導体集積回路によれ
ば、上記第１の発明と同様の効果を得ることができるほ
か、小振幅伝送回路の出力を受けるＣＭＯＳ入力回路に
貫通電流が発生せず、動作を安定化することが可能とな
る。さらに、上記第１の発明の小振幅伝送回路における
正転バッファを省略した構成でもよく、回路構成を簡単
化することが可能となる。
ば、上記第１の発明と同様の効果を得ることができるほ
か、小振幅伝送回路の出力を受けるＣＭＯＳ入力回路に
貫通電流が発生せず、動作を安定化することが可能とな
る。さらに、上記第１の発明の小振幅伝送回路における
正転バッファを省略した構成でもよく、回路構成を簡単
化することが可能となる。
【図１】本発明の第１実施形態に係る小振幅伝送回路の
回路図である。
回路図である。
【図２】図１中の正転バッファ３の回路構成を示す回路
図である。
図である。
【図３】図１の回路の入力及び出力波形の様子を表す概
略図である。
略図である。
【図４】本発明の第２実施形態に係る半導体集積回路の
回路図である。
回路図である。
【図５】本発明の第３実施形態に係る半導体集積回路の
回路図である。
回路図である。
【図６】従来のバッファ回路の構成を示す回路図であ
る。
る。
１ Ｎ−ＭＯＳ（第１のＮチャネル型トランジスタ） ２ Ｐ−ＭＯＳ（第１のＰチャネル型トランジスタ） ３ 正転バッファ ２１ Ｐ−ＭＯＳ（第２のＰチャネル型トランジスタ） ２２ Ｎ−ＭＯＳ（第２のＮチャネル型トランジスタ） ２３ Ｎ−ＭＯＳ（第１のレベルシフト手段） ２４ Ｐ−ＭＯＳ（第２のレベルシフト手段） ２５ 第１の反転バッファ ２６ 第２の反転バッファ ２３ａ ダイオード（第１のレベルシフト手段） ２４ａ ダイオード（第２のレベルシフト手段） Ｎ１，Ｎ１１ 入力ノード Ｎ２，Ｎ１２ 出力ノード
Claims (4)
- 【請求項１】 ドレインが第１の電圧源に接続され且つ
バックゲートが第２の電圧源に接続された第１のＮチャ
ネル型トランジスタと、ドレインが第２の電圧源に接続
され且つバックゲートが第１の電圧源に接続された第１
のＰチャネル型トランジスタとを有し、前記第１のＮチ
ャネル型トランジスタと前記第１のＰチャネル型トラン
ジスタの各ゲートを入力ノードで共通接続すると共に、
その各ソースを出力ノードで共通接続し、 前記入力ノードと前記出力ノードとの間に、前記第１の
Ｎチャネル型トランジスタ及び前記第１のＰチャネル型
トランジスタよりも小さい電流駆動能力を有する正転バ
ッファを接続したことを特徴とする小振幅伝送回路。 - 【請求項２】 前記第１のＮチャネル型トランジスタ及
び前記第１のＰチャネル型トランジスタの閾値電圧を、
他のＮチャネル型トランジスタ及びＰチャネル型トラン
ジスタの閾値電圧よりも低く設定したことを特徴とする
請求項１記載の小振幅伝送回路。 - 【請求項３】 入力部を構成するＮチャネル型トランジ
スタ及びＰチャネル型トランジスタのディメンジョン比
を制御して、回路閾値を前記出力ノードより送出される
出力信号の振幅のセンター値に設定したＣＭＯＳ入力回
路を、前記出力ノードに接続したことを特徴とする請求
項１記載の小振幅伝送回路。 - 【請求項４】 ドレインが第１の電圧源に接続され且つ
バックゲートが第２の電圧源に接続された第１のＮチャ
ネル型トランジスタと、ドレインが第２の電圧源に接続
され且つバックゲートが第１の電圧源に接続された第１
のＰチャネル型トランジスタとを有し、前記第１のＮチ
ャネル型トランジスタと前記第１のＰチャネル型トラン
ジスタの各ゲートを第１の入力ノードで共通接続すると
共に、その各ソースを第１の出力ノードで共通接続した
小振幅伝送回路と、 前記第１の出力ノードにゲートが共通接続された第２の
Ｐチャネル型トランジスタと第２のＮチャネル型トラン
ジスタ、第１の電圧源に接続され前記第２のＰチャネル
型トランジスタのソースの電位をレベルシフトする第１
のレベルシフト手段、及び第２の電圧源に接続され前記
第２のＮチャネル型トランジスタのソースの電位をレベ
ルシフトする第２のレベルシフト手段を有し、前記第２
のＰチャネル型トランジスタと前記第２のＮチャネル型
トランジスタのドレインを中間ノードで共通接続し、前
記中間ノードと第２の出力ノードとの間に第１と第２の
反転バッファを逆並列接続したＣＭＯＳ入力回路とを備
えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8077158A JPH09270696A (ja) | 1996-03-29 | 1996-03-29 | 小振幅伝送回路及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8077158A JPH09270696A (ja) | 1996-03-29 | 1996-03-29 | 小振幅伝送回路及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270696A true JPH09270696A (ja) | 1997-10-14 |
Family
ID=13625996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8077158A Pending JPH09270696A (ja) | 1996-03-29 | 1996-03-29 | 小振幅伝送回路及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09270696A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603334B1 (en) | 1999-06-01 | 2003-08-05 | Nec Electronics Corporation | Low-amplitude driver circuit |
| JP2007189386A (ja) * | 2006-01-12 | 2007-07-26 | Fujitsu Ltd | 半導体集積回路 |
| JP2008502287A (ja) * | 2004-06-08 | 2008-01-24 | トランスメータ・コーポレーション | ワイヤ遷移を検出し支援する回路および方法 |
| JP2008211807A (ja) * | 2008-03-07 | 2008-09-11 | Sony Corp | レベルシフト回路およびこれを用いた固体撮像素子 |
| JP2011147194A (ja) * | 2011-05-02 | 2011-07-28 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
-
1996
- 1996-03-29 JP JP8077158A patent/JPH09270696A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603334B1 (en) | 1999-06-01 | 2003-08-05 | Nec Electronics Corporation | Low-amplitude driver circuit |
| US6724664B2 (en) | 1999-06-01 | 2004-04-20 | Nec Electronics Corporation | Low-amplitude driver circuit |
| JP2008502287A (ja) * | 2004-06-08 | 2008-01-24 | トランスメータ・コーポレーション | ワイヤ遷移を検出し支援する回路および方法 |
| JP2011244480A (ja) * | 2004-06-08 | 2011-12-01 | Intellectual Venture Funding Llc | ワイヤ遷移を検出し支援する回路および方法 |
| JP2007189386A (ja) * | 2006-01-12 | 2007-07-26 | Fujitsu Ltd | 半導体集積回路 |
| JP2008211807A (ja) * | 2008-03-07 | 2008-09-11 | Sony Corp | レベルシフト回路およびこれを用いた固体撮像素子 |
| JP2011147194A (ja) * | 2011-05-02 | 2011-07-28 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
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