JP2011244480A - ワイヤ遷移を検出し支援する回路および方法 - Google Patents

Abstract

【課題】ワイヤ上の信号遷移を支援する回路及び方法を提供する。
【解決手段】回路は、第１のサブ回路を含み、サブ回路は、回路の出力（３４）に結合されている第１のトランジスタ（１６）を、立ち上がり遷移の間ターンオンさせ、その後ターンオフさせる。第１のトランジスタ（１６）は、出力（３４）を高状態に駆動して、立ち上がり遷移を支援する。回路は、第２のサブ回路を含み、第２のサブ回路は、回路の出力（３４）に結合されている第２のトランジスタ（２５）を、立ち下がり遷移の間ターンオンさせ、その後ターンオフさせる。第２のトランジスタ（２５）は、出力（３４）を定状態に駆動して、立ち下がり遷移を支援する。
【選択図】図１

Description

本発明の実施形態は、ワイヤリピータ（ｗｉｒｅ ｒｅｐｅａｔｅｒ）に関し、特に、ワイヤアクセラレータ（ｗｉｒｅ ａｃｃｅｌｅｒａｔｏｒ）に関する。

回路性能の極めて重要な領域は、チップを流れる信号の伝播時間である。チップにおける長いワイヤは、該ワイヤの抵抗及びキャパシタンスにより、信号の伝播に抵抗する。チップを流れる信号の伝播は、バッファリングまたはリピータ挿入と呼ばれる場合もある増幅回路を該ワイヤに挿入することによって改善することができる。

ワイヤアクセラレータは、一種のワイヤリピータである。ワイヤアクセラレータは、ワイヤにおける遷移を検出し、該遷移を支援することを意図されている。従来のワイヤアクセラレータに伴う問題は、一つの遷移を支援した後に、該アクセラレータが該ワイヤを駆動し続けるため、次の遷移に抵抗するということである。

従って、遷移に抵抗することなく、ワイヤを駆動することができ、かつワイヤ遷移中に支援することができるワイヤアクセラレータが有用となる。本発明による実施形態は、そのようなワイヤアクセラレータを提供する。

本発明による、信号遷移を支援する回路の一実施形態の概略を示す。 本発明による、信号遷移を支援する回路の別の実施形態の概略を示す。 本発明による、信号遷移を支援する回路のさらに別の実施形態の概略を示す。 本発明によるスタックドインバータの一実施形態の概略を示す。 本発明の実施形態による、インバータ電圧対電圧出力の曲線である。 本発明の一実施形態による、信号遷移を支援する方法のフローチャートである。 本発明の一実施形態による、ワイヤに結合された回路を示すブロック図である。 本発明の別の実施形態による、ワイヤに結合された回路を示すブロック図である。

この明細書の一部に組込まれ、かつこの明細書の一部を構成する添付図面は、本発明の実施形態を示し、また、該説明と共に、本発明の原理を説明するのに役に立つ。この説明で参照される該図面は、具体的に言及されていない限り、原寸に比例して描かれているものと理解すべきではない。

次に、本発明の様々な実施形態について詳細に説明し、その実施例は、添付図面に示されている。本発明は、それらの実施形態に関して記述されているが、該実施形態が、本発明を該実施形態に限定しようとするものではないことは理解されよう。逆に、本発明は、添付の特許請求の範囲によって定義された本発明の趣旨及び範囲内に含めることができる代替例、変更例及び等価物をカバーすることを意図している。さらに、本発明の以下の詳細な説明においては、本発明の十分な理解を可能にするために、多数の特定の詳細が記載されている。しかし、当業者には、本発明を、それらの特定の詳細を要することなく実施できることが正しく理解されよう。他の事例においては、周知の方法、処理手順、構成要素及び回路は、本発明の態様を不必要に分かりにくくしないように、詳細に説明されていない。

図１は、本発明による、ワイヤ上の信号を駆動し、かつ信号遷移を支援する回路１０の一実施形態の概略を示す。回路１０は、該ワイヤに結合して、ワイヤリピータまたはワイヤアクセラレータとして機能させることができる。図を見て分かるように、回路１０は、該ワイヤ上で発生する遷移（例えば、立ち上がり遷移または立ち下がり遷移）を検出して該遷移を支援し、該遷移後の該ワイヤを、次の遷移に抵抗することなく、駆動する能力を提供する。

図１の実施形態において、回路１０は、それぞれワイヤに結合されている入力ノード３３と、出力ノード３４とを有する（具体的には、該ワイヤの第１の部分は入力ノード３３に接続されており、また、該ワイヤの第２の部分は出力ノード３４に接続されている）。代替の実施形態においては、回路１０は、ルックアサイド構成で実施することができ、この場合、該入力ノードは該出力ノードに接続されており、また、該入力ノード及び出力ノードは、共に該ワイヤに接続されている。ルックアサイド構成は、図２及び図３にそれぞれ回路３５及び３６として示されている。

一般に、図１の回路１０は、本願明細書において、キーパ回路、立ち上がり遷移回路及び立ち下がり遷移回路と呼ぶ３つのサブ回路を含む。図１の実施例において、該キーパ回路は、入力ノード３３と出力ノード３４との間に結合されたゲート（インバータ）１１、１２、１３及び１４からなるディレイチェーンを含む。

本実施形態において、上記立ち上がり遷移回路は、ＮＡＮＤゲート１５と、インバータ１７及びスタックドインバータ１８、１９、２０及び２１（スタックドインバータは、以下、図４と共にさらに説明される）からなるディレイチェーンと、擬似インバータ２２と、ハーフラッチ２３とを含む。立ち上がり検出回路は、出力トランジスタ１６を駆動する。一実施形態において、トランジスタ１６は、ｐ型素子（例えば、正チャネルＭＯＳ電界効果トランジスタまたはｐＦＥＴ）である。

引き続き、図１について説明すると、上記立ち下がり遷移回路は、ＮＯＲゲート２４と、インバータ２６及びスタックドインバータ２７、２８、２９及び３０からなるディレイチェーンと、擬似インバータ３１と、ハーフラッチ３２とを含む。該立ち下がり検出回路は、出力トランジスタ２５を駆動する。一実施形態において、トランジスタ２５は、ｎ型素子（例えば、負チャネルＭＯＳ電界効果トランジスタまたはｎＦＥＴ）である。

回路１０の動作について説明する。この考察から、上記キーパ回路、立ち上がり遷移回路及び立ち下がり遷移回路が、図１の実施例によって示されかつ説明された構成要素に限定されないことは理解されよう。例えば、ハーフラッチ２３及び３２は、フルラッチと置換することができる。また、例えば、上記ディレイチェーンにおけるインバータの数は、図１の実施例に示された数と異なっていてもよい。

一般に、上記立ち上がり遷移回路は、入力ノード３３での立ち上がり入力の受取りに応答して（換言すれば、ワイヤ上の信号における立ち上がり遷移、例えば、立ち上がりエッジ、の検出時に）、パルスを生成する。該パルスは、出力トランジスタ１６を一定期間、作動させる。その後、トランジスタ１６は、シャットオフされる。ターンオンしている間、トランジスタ１６は、出力ノード３４を高状態に駆動する。

同様に、上記立ち下がり遷移回路は、入力ノード３３での立ち下がり入力の受取りに応答して（換言すれば、ワイヤ上の信号における立ち下がり遷移、例えば、立ち下がりエッジ、の検出時に）、パルスを生成する。該パルスは、出力トランジスタ２５を一定期間、作動させる。その後、トランジスタ２５は、シャットオフされる。ターンオンしている間、トランジスタ２５は、出力ノード３４を低状態に駆動する。

上記キーパ回路は、上記立ち上がり及び立ち下がり遷移回路と比較して、低減された駆動強度で作動する。該キーパ回路は、トランジスタ１６、２５の動作の間に、出力ノード３４における状態を維持する。すなわち、該キーパ回路は、トランジスタ１６がシャットオフされた後（および、トランジスタ２５がターンオンする前）に、出力ノード３４における高状態を維持し、また、トランジスタ２５がターンオフした後（かつトランジスタ１６がターンオンする前）に、出力ノード３４における低状態を維持する。

より具体的には、回路１０は、次のように作動する。入力ノード３３における立ち上がり入力（立ち上がりエッジ）は、ＮＡＮＤゲート１５を低下させ、このことは、出力トランジスタ１６を作動させて、出力ノード３４を高状態に駆動する。また、ＮＡＮＤゲート１５の低下は、上記立ち上がり遷移回路におけるディレイチェーン（インバータ１７、スタックドインバータ１８〜２１及び擬似インバータ２２）を始動させる。上記キーパ回路におけるディレイチェーン（具体的には、インバータ１１、１２）が上昇し、ハーフラッチ３２を低状態に駆動し、該立ち下がり遷移回路をリセットする。そして、ＮＡＮＤゲート１５は、（該立ち上がり遷移回路における該ディレイチェーンによって設定された一定期間後）上昇し、このことがトランジスタ１６の動作を停止させる。また、ＮＡＮＤゲート１５の上昇は、ハーフラッチ２３を立ち下がり遷移中にリセットできるように、該ハーフラッチを解放する。トランジスタ１６がシャットオフされた後、該キーパ回路は、立ち下がり遷移が検出されるまで、出力ノード３４を高状態に保つ。

入力ノード３３における立ち下がり入力（立ち下がりエッジ）は、ＮＯＲゲート２４を上昇させ、このことが、出力トランジスタ２５を作動させて、出力ノード３４を低状態に駆動する。また、ＮＯＲゲート２４の上昇は、上記立ち下がり遷移回路におけるディレイチェーン（インバータ２６、スタックドインバータ２７〜３０及び擬似インバータ３１）を始動させる。該キーパ回路におけるディレイチェーン（具体的には、インバータ１１、１２）は低下し、ハーフラッチ２３を高状態に駆動し、該立ち上がり遷移回路をリセットする。そして、ＮＯＲゲート２４は、（該立ち下がり遷移回路におけるディレイチェーンによって設定された一定期間後）低下し、このことがトランジスタ２５の動作を停止させる。また、ＮＯＲゲート２４の低下は、ハーフラッチ３２を、立ち上がり遷移中にリセットできるように、該ハーフラッチを解放する。トランジスタ２５がシャットオフされた後、該キーパ回路は、立ち上がり遷移が検出されるまで、出力ノード３４を低状態に保つ。

従って、回路１０は、相補型エッジ検出器、すなわち、上記立ち上がり遷移回路のＮＡＮＤゲート及びディレイチェーンと、上記立ち下がり遷移回路のＮＯＲゲート及びディレイチェーンとを形成する。該立ち上がり遷移は、該立ち下がり遷移回路をリセットし、また、該立ち下がり遷移は、該立ち上がり遷移回路をリセットし、一方、上記キーパ回路は、実際には、該回路全体の電流状態を保持するメモリとして機能する。

回路１０は、実際には、４状態ドライバである。すなわち、１）立ち上がり遷移において、内部パルスが生成され、その状態が、低インピーダンス出力トランジスタによって高状態に駆動され（“ハードドライブ高”）、該立ち上がり遷移を支援する。２）続いて、該高状態を維持し、かつワイヤ上の高信号を駆動するのを支援する高インピーダンス保持状態が続く。３）次いで、低インピーダンス出力トランジスタによって低に駆動されている状態（“ハードドライブ低”）が続いて、該立ち下がり遷移を支援する。そして、４）該低状態を維持し、かつ該ワイヤ上の低信号を駆動するのを支援する別の高インピーダンス保持状態が続く。

図１において、‘Ｗｎ’は、空乏層幅を指し、また、‘ｍ’は、最小素子サイズ（幅）を指す。異なる値のＷｎが意図されており、また、素子幅は、一般に、Ｗｎに比例する。Ｗｎの値が、最小値より小さい素子幅を生じた場合、該素子幅は、該最小値に固定される。スタックドインバータ１８〜２１及び２７〜３０においては、ｐ型素子及びｎ型素子（図４参照）の両方があってもよく、そのため、図１においては、該ディレイチェーンの構成要素に対して、２組の寸法が示されている（一つはｐ型素子の場合であり、一つはｎ型素子の場合である）。

一実施形態において、ゲート幅と長さとの比（β）は１．７（Ｐ対Ｎの基本的な長さの比）であり、倍率（α）は、１／６（スキューしたステージの場合のベータスキュー係数）であり、相互コンダクタンス（ｇ）は８（内部ステージ間のゲイン比）である。このような値は例示的なものであり、本発明は、そのように限定されない。

しかし、重要なことには、寸法は、上記キーパ回路が遷移に干渉しないように選定される。すなわち、該キーパ回路は、出力ノード３４における状態を維持するが、ワイヤ遷移によって打ち負かされるように十分に弱くなっている。トランジスタ１６及び２５は、遷移間にターンオフされるため、上記立ち上がり遷移回路及び立ち下がり遷移回路もまた、遷移に干渉しない。

図２は、本発明による、ワイヤ信号を駆動し、信号遷移を支援する回路３５の実施形態の概略を示す。回路３５は、回路３５の入力ノード３３と出力ノード３４とが互いにルックアサイド構成で接続されている点で、図１の回路１０と異なる。回路１０及び３５に共通する構成要素には、同じ符号が付けられている。回路３６は、チップ上のワイヤに結合された場合に、ルックアサイドワイヤリピータまたはアクセラレータとして実施することができ、回路１０と同様に機能する。

図３は、本発明による、信号遷移を支援する回路３６の実施形態の概略を示す。回路３６は、回路３６が、キーパ回路を含まない（例えば、回路３５のインバータ１１〜１４は、回路３６には存在しない）という点で、図２の回路３５とは異なる。回路３５及び３６に共通する構成要素には、同じ符号が付けられている。回路３６は、チップ上のワイヤに結合され場合に、ルックアサイドワイヤリピータとして実施することができ、立ち上がり遷移と立ち下がり遷移との間に、上記出力ノードにおける状態を維持することを除いて、回路３５と同様に機能する。同様に、該キーパ回路は、図１の回路１０に含めなくてもよい。

図４は、本発明による、スタックドインバータ４０の一実施形態の概略を示す。従来のインバータとは対照的に、スタックドインバータ４０は、単一のｎ型素子に結合された１つ以上のｐ型素子を含む。そうでない場合には、スタックドインバータ４０は、多数のｐ型素子と多数のｎ型素子とを含む。図４の実施例において、スタックドインバータ４０は、２つのｐ型素子４１及び４２と、２つのｎ型素子４３及び４４とを含むが、本発明は、そのような素子の組合せまたはそのような素子の数のいずれにも限定されない。該ｎ型及びｐ型の素子のゲートは、スタックドインバータ４０の入力を構成するように結合されている。

上記ｐ型素子は、（適切な場合）出力を高状態に引き上げるように構成されており、上記ｎ型素子は、該出力を低状態に引き下げるように構成されている。その結果、スタックドインバータ４０のドライブ能力は、従来のインバータのドライブ能力よりも小さい。有益なことには、そのような低下したドライブ能力が、スタックドインバータ４０を流れる信号のさらなる遅延をもたらす。加えて、スタックドインバータ４０は、従来のインバータと比較して、その駆動回路に対して増加した負荷を与える。例えば、スタックドインバータ４０への信号入力は、従来のインバータにおいては２つの能動素子に結合されているのとは対照的に、４つの能動素子に結合されている。各素子は、入力キャパシタンスを呈する。このような増加したローディングは、信号伝播遅延のさらなる好ましい増加をもたらす。

スタックドインバータ４０の出力は、より大きな信号遅延値を実現するために、図１〜図３の回路に示すように、別のスタックドインバータの入力に結合することができる。図４の実施例においては、該出力は、ｐ型素子とｎ型素子との結合部で取られる。

図５は、本発明の実施形態による、様々な値のβの場合の電圧入力対電圧出力を示す、７００ミリボルト（ｍＶ）電源（Ｖｄｄ）に対する例示的なインバータ伝達曲線である。図５は、入力上の小さな電圧シフトの場合、比較的大きなシフトがその時点で実現される、中域の電圧に到達するまで、該出力上に応答はない。通常、静的回路の場合、入力スイッチ点は、入力電圧が出力電圧に等しく、そのため、該スイッチング点が、βの関数としてほんの少しだけシフトする点として定義される。しかし、図１〜図３も参照すると、ＮＡＮＤゲート１５及びＮＯＲゲート２４は、単に個々のトランジスタ（それぞれ、トランジスタ１６及び２５）を駆動し、そのため、論理ゲート１５及び２４の出力電圧は、回路１０、３５または３６が機能するためにそれぞれの入力電圧に達する必要はない。その代わり、論理ゲート１５及び２４は、単に、それぞれの出力トランジスタ１６及び２５のスイッチ点（閾電圧）まで駆動すればよい。

図５を見て、図１〜図３も参照すると、出力ｐＦＥＴスイッチ点（例えば、トランジスタ１６）は、Ｖｄｄ未満の約５０ｍＶである。０．５に等しいβの曲線の場合、このことは、ＮＡＮＤゲート１５の立ち上がりスイッチ点を、Ｖｄｄ／２から約２１０ｍＶへ約１４０ｍＶだけ低下させる。該出力ｎＦＥＴのスイッチ点（例えば、トランジスタ２５）及びＮＯＲゲート２４の立ち下がりスイッチ点は、同様に、９．５に等しいβに影響される。

従って、出力ｐＦＥＴの場合、入力電圧スイッチ点は、７００ｍＶ電源の場合に、Ｖｄｄ／２から有利な方向に（すなわち、下方に）約１４０ｍＶ移動する。同様に、出力ｎＦＥＴの場合、入力電圧スイッチ点は、７００ｍＶ電源の場合に、Ｖｄｄ／２から約１４０ｍＶ移動する。その結果、該入力スイッチング点は、ｐＦＥＴ出力及びｎＦＥＴ出力の場合に、それぞれ、Ｖｄｄの約３分の１及び３分の２になる。従って、該スイッチ点は、互いに比較的離れて有利に移動する。別の利点は、遷移（立ち上がりまたは立ち下がり）の減弱した部分が、回路１０、３５及び３６（図１〜図３）が作動するのに必要であるということである。すなわち、論理ゲート１５及び２４は、より低い電圧で作動することになり、そのため、回路１０、３５及び３６は、遷移をより早く検出することになり、その結果、該遷移をより早く支援することができる。

要約すると、図１〜図３の回路１０、３５及び３６のいずれかを信号を伝播するワイヤに接続した状態で、該信号が遷移し始めると、該回路は、そのメイン出力（トランジスタ１６及び２５）が高インピーダンス状態にある（該トランジスタはシャットオフされている）ため、該遷移に対抗しない。一旦、（立ち上がりまたは立ち下がり遷移があるか否かにより、ＮＡＮＤゲート１５またはＮＯＲゲート２４において）入力スイッチ点に達すると、適切な出力トランジスタ（それぞれ、トランジスタ１６または２５）がターンオンして、該遷移を支援し、その後、再びターンオフする。回路１０及び３５は、該ワイヤの駆動を支援し続けるために、電流の出力状態（高または低）を維持する。

図６は、本発明の一実施形態による、信号遷移を支援する方法のフローチャート６０である。特定のステップがフローチャート６０に開示されているが、そのようなステップは、例示的なものである。すなわち、本発明の実施形態は、様々な他のステップまたはフローチャート６０に示すステップの変形例を実行するのに適している。フローチャート６０のステップは、図示したのとは異なる順序で実行してもよく、また、フローチャート６０の全てのステップを実行しなくてもよいことは、正しく認識されよう。

ステップ６１において、図１〜図３も参照すると、立ち上がり入力は、回路（例えば、回路１０、３５または３６）で受け取られる。該立ち上がり入力は、該回路に結合されたワイヤ上の信号が立ち上がり遷移の状態にあることを示す。一実施形態において、該立ち上がり入力は、少なくとも一部が論理ゲート（例えば、ＮＡＮＤゲート１５）からなるエッジ検出器によって検出される。

ステップ６２において、上記立ち上がり入力は、第１のトランジスタ（例えば、トランジスタ１６）をターンオンさせて、該回路の出力を高状態に駆動する。該ワイヤに結合された該回路出力は、該ワイヤ信号の立ち上がり遷移を支援する。

ステップ６３において、上記第１のトランジスタは、一定期間後にターンオフする。一実施形態において、該一定期間は、該第１のトランジスタに結合されたディレイチェーンによって設定される。該第１のトランジスタがターンオフした状態で、該回路は、後の（例えば、立ち下がり）遷移に抗しないことになる。

ステップ６４において、一実施形態においては、上記第１のトランジスタがターンオフした後、その高出力状態は、キーパ回路によって保持される。該出力を該ワイヤに接続した状態で、該高出力状態を維持することは、（これもまた、高状態である）ワイヤ信号を駆動するのに役に立つ。しかし、該キーパ回路は、比較的弱いため、続いて起こる遷移に抗しないことになる。

ステップ６５において、立ち下がり入力が、上記回路で受取られる。該立ち下がり入力は、該回路に結合されたワイヤ上の信号が、立ち下がり遷移状態にあることを示す。一実施形態において、該立ち下がり入力は、少なくとも部分的に論理ゲート（例えば、ＮＯＲゲート２４）からなるエッジ検出器によって検出される。

ステップ６６において、上記立ち下がり入力は、第２のトランジスタ（例えば、トランジスタ２５）をターンオンさせて、該回路出力を低状態に駆動する。上記ワイヤに結合された該回路出力は、該ワイヤ信号の立ち下がり遷移を支援する。

ステップ６７において、上記第２のトランジスタは、一定期間後に、ターンオフする。一実施形態において、該一定期間は、該第２のトランジスタに結合されたディレイチェーンによって設定される。該第２のトランジスタがターンオフした状態で、該回路は、後の（例えば、立ち上がり）遷移に抗しないことになる。

ステップ６８において、一実施形態においては、上記第２のトランジスタがターンオフした後、その低出力状態は、上記キーパ回路によって維持される。該出力を上記ワイヤに接続した状態で、該低出力状態を維持することは、（これもまた、低状態である）ワイヤ信号を駆動するのに役に立つ。しかし、上述したように、該キーパ回路は、比較的弱いため、後の遷移に抗しないことになる。

図７は、本発明の一実施形態による、「フィードスルー」方式でワイヤ７１に結合された、それぞれ図１〜図３の回路１０、３５または３６等の回路７０を示す。図７の実施例において、ワイヤ７１は、実質的に、第１の部分（７１ａ）及び第２の部分（７１ｂ）からなる。ワイヤ７１上の信号は、入力３３で回路７０に入り、出力３４で該回路を出る。本発明の実施形態によれば、回路７０は、上述したように、ワイヤ７１上の立ち上がりまたは立ち下がり信号遷移を支援するワイヤリピータ／アクセラレータとして機能する。様々な実施形態において、ワイヤ７１上の信号は、上述したように、回路７０によって駆動される。

図８は、本発明の一実施形態による、「ルックアサイド」方式でワイヤ８１に結合された、それぞれ図１〜図３の回路１０、３５または３６等の回路８０を示す。ワイヤ８１上の信号は、入力３３で回路８０に入り、出力３４で該回路を出る。本発明の実施形態によれば、回路８０は、上述したように、ワイヤ８１上での立ち上がりまたは立ち下がり信号遷移を支援するワイヤリピータ／アクセラレータとして機能する。様々な実施形態において、ワイヤ８１上の信号は、上述したように、回路８０によって駆動される。

要約すれば、本発明の実施形態は、（チップ上のワイヤ等の）ワイヤ上の信号遷移を支援する回路（例えば、ワイヤアクセラレータ及びリピータ）、及びその方法を提供する。本発明による回路の実施形態は、該遷移に抗することなく、該ワイヤ上の信号を駆動し、かつワイヤ遷移中に支援することができる。

上述したように、本発明による実施形態を説明した。本発明は、特定の実施形態に関して説明してきたが、本発明は、そのような実施形態によって限定されるものと解釈すべきではなく、特許請求の範囲に従って解釈すべきであることを、正しく認識すべきである。

要約すると、この文書は、ワイヤ上の信号遷移を支援する回路、およびその方法を開示したものである。

上記回路は、該回路の出力に結合されている第１のトランジスタを、立ち上がり遷移の間、ターンオンさせ、その後、ターンオフさせる第１のサブ回路を含む。該第１のトランジスタは、その出力を高状態に駆動して、該立ち上がり遷移を支援する。また、該回路は、該回路の出力に結合されている第２のトランジスタを、立ち下がり遷移の間、ターンオンさせ、その後、ターンオフさせる第２のサブ回路を含む。該第２のトランジスタは、該出力を低状態に駆動して、該立ち下がり遷移を支援する。

［関連する米国特許出願］
この出願は、本発明の譲受人に譲渡された、代理人整理番号ＴＲＡＮ−Ｐ３２６を有する“Ｓｔａｃｋｅｄ Ｉｎｖｅｒｔｅｒ Ｄｅｌａｙ Ｃｈａｉｎ”というタイトルの、２００４年６月８日に提出された、Ｒ．Ｍａｓｌｅｉｄ等による米国特許出願第１０／８６４，２７１号の一部継続出願であり、該出願の全体を本願明細書に援用する。

この出願は、本発明の譲受人に譲渡された、代理人整理番号ＴＲＡＮ−Ｐ３３２を有する“Ｒｅｐｅａｔｅｒ Ｃｉｒｃｕｉｔｓ Ｈａｖｉｎｇ Ｄｉｆｆｅｒｅｎｔ Ｏｐｅｒａｔｉｎｇ ａｎｄ Ｒｅｓｅｔ Ｖｏｌｔａｇｅ Ｒａｎｇｅｓ ａｎｄ Ｍｅｔｈｏｄｓ Ｔｈｅｒｅｏｆ”というタイトルの、２００４年６月２８日に提出された、Ｒ．Ｍａｓｌｅｉｄ等による米国特許出願第１０／８７９，８０８号に関連し、該出願の全体を本願明細書に援用する。

この出願は、本発明の譲受人に譲渡された、代理人整理番号ＴＲＡＮ−Ｐ３２０を有する、“Ｒｅｐｅａｔｅｒ Ｃｉｒｃｕｉｔ ｗｉｔｈ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｒｅｐｅａｔｅｒ Ｍｏｄｅ ａｎｄ Ｎｏｒｍａｌ Ｒｅｐｅａｔｅｒ Ｍｏｄｅ”というタイトルの、２００４年６月２８日に提出された、Ｒ．Ｍａｓｌｅｉｄ等による米国特許出願第１０／８７９，８７９号に関連し、該出願の全体を本願明細書に援用する。

この出願は、本発明の譲受人に譲渡された、代理人整理番号ＴＲＡＮ−Ｐ３２１を有する、“Ｒｅｐｅａｔｅｒ Ｃｉｒｃｕｉｔ ｗｉｔｈ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｒｅｐｅａｔｅｒ Ｍｏｄｅ ａｎｄ Ｎｏｒｍａｌ Ｒｅｐｅａｔｅｒ Ｍｏｄｅ，Ｗｈｅｒｅｉｎ Ｈｉｇｈ Ｐｅｆｏｒｍａｎｃｅ Ｒｅｐｅａｔｅｒ Ｍｏｄｅ Ｈａｓ Ｆａｓｔ Ｒｅｓｅｔ Ｃａｐａｂｉｌｉｔｙ”というタイトルの、２００５年６月２８日に提出された、Ｒ．Ｍａｓｌｅｉｄ等による米国特許出願第１０／８７９，６４５号に関連し、該出願の全体を本願明細書に援用する。

１０，３５，３６，７０，８０ 回路
１１〜１４ ゲート（インバータ）
１５ ＮＡＮＤゲート
１６ 出力トランジスタ（Ｐ型素子）
１７，２６ インバータ
１８〜２１，２７〜３０，４０ スタックドインバータ
２２，３１ 疑似インバータ
２３，３２ ハーフラッチ
２４ ＮＯＲゲート
２５ 出力トランジスタ（ｎ型素子）
３３ 入力ノード
３４ 出力ノード
４１，４２ ｐ型素子
４３，４４ ｎ型素子
７１，８１ ワイヤ

Claims (19)

1. ワイヤ上の信号遷移を支援する回路であって、
   第１の複数のスタックドインバータを有する第１のディレイチェーンを有し、前記ワイヤに結合され、前記ワイヤ上の信号の立ち上がり遷移に応答して、第１のトランジスタをターンオンさせ、その後、第１の一定期間後にターンオフさせるよう動作する第１の回路であって、前記第１のトランジスタが、前記回路の出力を高状態に駆動するよう動作して、前記立ち上がり遷移を支援する、第１の回路と、
   第２の複数のスタックドインバータを有する第２のディレイチェーンを有し、前記ワイヤに結合され、前記ワイヤ上の信号の立ち下がり遷移に応答して、第２のトランジスタをターンオンさせ、その後、第２の一定期間後にターンオフさせるよう動作する第２の回路であって、前記第２のトランジスタが、前記出力を低状態に駆動するよう動作して、前記立ち下がり遷移を支援する、第２の回路と、
   前記ワイヤに結合され、前記立ち上がり遷移から前記第１トランジスタターンオフ後の前記立ち下がり遷移まで前記出力における前記高状態を維持するよう動作し、前記立ち下がり遷移から前記第２トランジスタターンオフ後の次の立ち上がり遷移まで前記低状態を維持するよう動作する、第３の回路と、
   を備え、
   前記回路の入力が前記出力に接続されており、前記入力及び出力が、ルックアサイド構成で前記ワイヤに結合されている、回路。
2. 前記第３の回路が、複数のゲートを備える、請求項１に記載の回路。
3. 前記第１の回路が、前記第１のディレイチェーンに接続されたＮＡＮＤゲートを備える、請求項１に記載の回路。
4. 前記第１のトランジスタがｐ型素子である、請求項１に記載の回路。
5. 前記第２の回路が、前記第２のディレイチェーンに接続されたＮＯＲゲートを備える、請求項１に記載の回路。
6. 前記第２のトランジスタがｎ型素子である、請求項１に記載の回路。
7. ワイヤに結合された回路における、前記ワイヤ上の信号遷移を支援する方法であって、
   前記ワイヤ上の立ち上がり遷移を示す立ち上がり入力を、前記回路で受取るステップであって、前記立ち上がり入力は、第１のトランジスタを、第１の複数のスタックドインバータを有する第１のディレイチェーンによって設定される第１の一定期間、ターンオンさせ、前記回路の出力を高状態に駆動して、前記立ち上がり遷移を支援し、前記第１のトランジスタは、前記第１の一定期間後にターンオフするステップと；
   前記ワイヤ上の立ち下がり遷移を示す立ち下がり入力を、前記回路で受取るステップであって、前記立ち下がり入力が、第２のトランジスタを、第２の複数のスタックドインバータを有する第２のディレイチェーンによって設定される第２の一定期間、ターンオンさせ、前記出力を低状態に駆動して、前記立ち下がり遷移を支援し、前記第２のトランジスタは、前記第２の一定期間後にターンオフするステップと；
   前記高状態の出力を、前記立ち上がり遷移後及び前記第１トランジスタターンオフ後、それぞれの立ち下がり遷移まで維持するステップと；
   前記低状態の出力を、前記立ち下がり遷移後及び前記第２トランジスタターンオフ後、次の立ち上がり遷移まで維持するステップと；
   を備え、
   前記回路の入力が前記出力に接続されており、前記入力及び出力が、ルックアサイド構成で前記ワイヤに結合されている、方法。
8. 前記第１のトランジスタが、前記第１のディレイチェーンに接続されたＮＡＮＤゲートを備える回路に結合されている、請求項７に記載の方法。
9. 前記第１のトランジスタがｐ型素子である、請求項７に記載の方法。
10. 前記第２のトランジスタが、前記第２のディレイチェーンに接続されたＮＯＲゲートを備える回路に結合されている、請求項７に記載の方法。
11. 前記第２のトランジスタがｎ型素子である、請求項７に記載の方法。
12. 前記回路が、前記回路の入力と、前記出力との間に結合された、複数の直列接続されたゲートを備える、請求項７に記載の方法。
13. 信号を伝播するよう動作するワイヤと、
    前記ワイヤに結合された回路であって、前記回路は、入力及び出力を有し、前記回路は、第１トランジスタをターンオンし、ついで、第１の複数のスタックドインバータを有する第１のディレイチェーンによって設定される第１の一定期間後にターンオフするよう動作し、前記第１トランジスタは、前記回路が前記信号の第１の遷移を検出することに応答して、前記出力を第１の状態に駆動するよう動作し、前記回路は、第２の遷移が前記信号内で検出されるまで、前記第１トランジスタがターンオフされている前記出力における前記第１の状態を維持するよう動作し、前記回路は、該回路が前記第２の遷移を検出することに応答して、第２トランジスタをターンオンし、ついで、第２の複数のスタックドインバータを有する第２のディレイチェーンによって設定される第２の一定期間後にターンオフするよう動作し、前記第２トランジスタは、前記出力を第２の状態に駆動するよう動作し、前記回路は、第３の遷移が前記信号内で検出されるまで、前記第２トランジスタがターンオフされている前記出力における前記第２の状態を維持する動作する、回路と、
    を備え、
    前記入力が前記出力に接続されており、前記入力及び出力が、ルックアサイド構成で前記ワイヤに結合されている、デバイス。
14. 前記回路が、前記入力と前記出力との間に結合された、複数の直列接続されたゲートを備える、請求項１３に記載のデバイス。
15. 前記回路が、
    前記入力に結合され、前記出力に結合されている前記第１のトランジスタを、前記第１の遷移の間、ターンオンさせ、その後、前記第１の一定期間後にターンオフさせるよう動作する第１の回路であって、前記第１のトランジスタが前記出力を前記第１の状態に駆動するよう動作して、前記第１の遷移を支援する、第１の回路と、
    前記入力に結合され、前記出力に結合されている前記第２のトランジスタを、前記第２の遷移の間、ターンオンさせ、その後、前記第２の一定期間後にターンオフさせるよう動作する第２の回路であって、前記第２のトランジスタが前記出力を前記第２の状態に駆動するよう動作して、前記第２の遷移を支援する、第２の回路と、
    を備える、請求項１３に記載のデバイス。
16. 前記第１の遷移が立ち上がり遷移であり、前記第１の状態が高状態であり、前記第２の遷移が立ち下がり遷移であり、前記第２の状態が低状態である、請求項１５に記載のデバイス。
17. 前記第１の回路が、前記入力に結合されたＮＡＮＤゲートと、該ＮＡＮＤゲートに結合された前記第１のディレイチェーンとを備え、前記第１のトランジスタがｐ型素子であり、前記第２の回路が、前記入力に結合されたＮＯＲゲートと、該ＮＯＲゲートに結合された前記第２のディレイチェーンとを備え、前記第２のトランジスタがｎ型素子である、請求項１６に記載のデバイス。
18. 前記第１の遷移が立ち下がり遷移であり、前記第１の状態が低状態であり、前記第２の遷移が立ち上がり遷移であり、前記第２の状態が高状態である、請求項１５に記載のデバイス。
19. 前記第１の回路が、前記入力に結合されたＮＯＲゲートと、該ＮＯＲゲートに結合された前記第１のディレイチェーンとを備え、前記第１のトランジスタがｎ型素子であり、前記第２の回路が、前記入力に結合されたＮＡＮＤゲートと、該ＮＡＮＤゲートに結合された前記第２のディレイチェーンとを備え、前記第２のトランジスタがｐ型素子である、請求項１８に記載のデバイス。

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