JP4748224B2 - 半導体集積回路 - Google Patents

Description

本発明は、メモリ回路部と非メモリ回路部とを有する半導体集積回路に関する。

ＬＳＩは、微細化に伴って高機能化、高集積化、低消費電力化が進展している。これに伴って、特に電源電圧が低下し信号電荷量が小さくなることが原因で、ＬＳＩの放射線に対する感度が高くなり、放射線起因のソフトエラーが発生する確率が劇的に増加することが懸念されている。

通常、問題となっている放射線起因のソフトエラーはＤＲＡＭやＳＲＡＭなどの記憶素子が保持しているデータが、放射線の入射により失われてしまう、Single Event Upset（ＳＥＵ）と呼ばれる偶発故障である。
この種の故障では、破壊されるのはデバイスそのものではなく、デバイスが保持しているデータのみである。そのため、デバイスの故障に起因するエラー（ハードエラー）と区別するために、ソフトエラーと呼ばれている。

現在、特に信頼性が重要なＬＳＩや回路等には、ＳＥＵへの対策として、パリティビットなどの誤り検出符号を用いたＥＣＣ（Error Checking and Correction）など、回路レベルでのエラー回避技術が使われている。

半導体素子の微細化が進み、動作電圧が小さくなるにつれてソフトエラーの発生確率は上昇する。そのため、将来的には記憶素子に対する対策は必須となる。
ところが、パリティビットなどの誤り検出符号の符号化および復号化を行うＥＣＣ回路を追加すると、ＬＳＩの面積が増大し、逐次比較のためにアクセス速度も犠牲となる。
さらに、論理回路素子に対するソフトエラーとして、ＳＥＴ（Single Event Transient）の発生も無視できなくなる。

しかも、ＳＥＴに対しては記憶素子のようにパリティビットなどを用いたＥＣＣ回路によるエラー回避策が採れない。
このため、ＳＥＴを回避するためには回路を冗長化して、冗長化により増加した回路と元の回路との出力論理値を逐次比較するより他ない。

回路を冗長化して逐次比較する対策では主要回路部分を２〜３個形成し、比較用の回路も別に必要となる。
このためにチップの面積が増えて製造コストが一気に上昇し、消費電力は増え、逐次比較の分だけ性能も低下してしまう。

よって、高い信頼性が必要なＬＳＩに、回路を冗長化して逐次比較する対策を施した場合、チップ面積の増大が微細化による優位点を消し去ってしまう。
また、それほど高い信頼性が要求されないＬＳＩにおいて、微細化が今以上に進展すると、いずれ未対策のものは使用に耐えなくなってしまう可能性がある。そうなると、ＬＳＩの微細化による高性能化、コストダウンにおいて、放射線対策がネックとなる限界が訪れてしまう。

このように、回路的にソフトエラーを回避する方法では限界がある。そのため、微細化によるコストダウン、低消費電力化を進めるためには、デバイスレベルでのソフトエラー対策が必要とされている。
トランジスタのパターン変更によるＳＥＴ対策としては、例えば特許文献１に記載された技術が知られている。

特開２００７−０７３７０９号公報

トランジスタのパターン変更では効果が限定的な場合もあり、デバイスレベルでの効果的な対策が求められている。
本発明は、特にＳＥＴを効果的に抑制可能な対策を施した半導体集積回路を提供する。

本発明に関わる半導体集積回路は、データを保持するメモリ回路部と、メモリ回路部以外のデータを保持しない非メモリ回路部とが半導体基板に形成されている。
当該半導体集積回路において、前記非メモリ回路部に含まれる第１導電型トランジスタのチャネルが形成される、半導体基板表面部の第２導電型半導体領域の第２導電型不純物濃度が、前記メモリ回路部に含まれる第１導電型トランジスタのチャネルが形成される、半導体基板表面部の他の第２導電型半導体領域の第２導電型不純物濃度より低い。

また、第２導電型半導体領域の第２導電型不純物濃度を相対的に低くする回路部分として、組み合わせ論理回路を有する。当該回路部分として、フリップフロップ回路に対しクロック信号を供給するクロック供給回路を挙げることができる。また、当該回路部分として、フリップフロップ回路に対しクリア信号、プリセット信号の少なくとも一方を供給する制御信号供給回路を挙げることができる。
何れの場合であっても、バッファ回路に含まれる第１導電型トランジスタについて、そのチャネルが形成される第２導電型半導体領域の第２導電型不純物濃度を相対的に低くするとよい。

以上の構成において、放射線が入射すると、電子と正孔の対が多量に発生する。ここで、例えば第１導電型トランジスタがＮチャネル型であるとする。
この場合、特に電位が高いドレイン側で、発生した電子によりドレイン電位が低下しようとする。しかしながら、チャネルが形成されている第２導電型（本例ではＰ型）半導体領域のＰ型不純物領域をベースとする寄生バイポーラトランジスタのベース電位が、放射線入射によって発生した正孔の蓄積によって上昇する。このとき当該Ｐ型領域の濃度が相対的に低いため、この寄生バイポーラトランジスタが容易にオンする。すると、放射線入射によって発生した大量の電子が、ドレインに集められてその電位を低下させる前に、オンした寄生バイポーラトランジスタによってソース側に速やかに排除される。

本発明によれば、特にＳＥＴを効果的に抑制可能な対策を施した半導体集積回路を提供することができる。

第１の実施の形態に関わる半導体集積回路の概略ブロック図 放射線入射によるエラー発生動作説明のためのＳＲＡＭセルの一構成例を示す回路図 放射線入射の作用を説明するためのトランジスタの概略的な断面図 バッファ回路の基本となる、インバータを直列接続した回路図 インバータＩＮＶ１とＩＮＶ２の出力を比較するシミュレーション結果を示すグラフ、および、直列接続された２段のインバータの回路図 寄生バイポーラトランジスタが形成されるＭＩＳトランジスタの断面図 対策前後における違いを示すエネルギーバンド図 対策前後におけるベース幅の違いを示すシミュレーション結果を示す図 電源電圧に対するＳＥＴ発生率を、対策前（通常）と対策後とで比較するグラフ 第２の実施の形態に関わる半導体集積回路の概略ブロック図 第２の実施の形態において、組み合わせ論理回路とフリップフロップ回路との接続図 第３の実施の形態に関わる半導体集積回路の概略ブロック図

本発明の実施形態を、図面を参照して説明する。
以下、次の順で説明を行う。
１．第１の実施の形態：「メモリ回路部」がＳＲＡＭブロック、「非メモリ回路部」が論理回路ブロックの場合
２．第２の実施の形態：第１の実施の形態において、相対的にチャネル領域の濃度を低くした「非メモリ回路部内の回路部分」を「組み合わせ論理回路」に限定した場合
３．第３の実施の形態：第２の実施の形態において、上記回路部分を「組み合わせ論理回路内のフリップフロップに保持データとは非同期の各種制御信号を供給する回路」に限定した場合
４．変形例

＜１．第１の実施の形態＞

ソフトエラーは、ＬＳＩを構成する半導体デバイスに放射線が入射し、瞬間的に大きなノイズ電流が流れることで回路中の論理が反転し、間違った出力をしてしまう、あるいは想定しない動作をしてしまうというエラーである。
ソフトエラーは、データを記憶する半導体デバイス部分（メモリ回路部）か、データを記憶しないで転送する半導体デバイス部分（非メモリ回路部）かの違いに応じて、異なる名称で呼ばれる。前者のソフトエラーを以下、Single Event Upset（ＳＥＵ）と呼ぶ。後者のソフトエラーを以下、Single Event Transient(ＳＥＴ)と呼ぶ。

図１は、第１の実施の形態に関わる半導体集積回路の概略ブロック図である。
図１に示す半導体集積回路２００Ａは、システムオンシリコン（ＳＯＣ）のチップ構成を有する。ＳＯＣチップは、一般に、図１に示すように「メモリ回路部」としてのＳＲＡＭブロックと、「非メモリ回路部」としての論理回路(Logic)ブロック２０２とを含む。

ＳＲＡＭブロック２０１は、特に図示しないが、多数のＳＲＡＭセルが行列状に配置されたメモリセルアレイと、その動作を制御する周辺回路とを含む。ＳＲＡＭブロック２０１の内部、特にメモリセルアレイではＳＥＵが発生し、そのため記憶データが破壊される懸念がある。

図２（Ａ）〜図２（Ｃ）に、放射線入射によるエラー発生動作説明のためのＳＲＡＭセルの一構成例を示す。
図２に示すＳＲＡＭセル１００は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）を負荷とする６トランジスタ構成のＳＲＡＭセルである。
ＳＲＡＭセル１００は、図２（Ａ）に示すように、ＰＭＯＳからなる２つの負荷トランジスタＰ１,Ｐ２と、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）からなる２つの駆動トランジスタＮ１,Ｎ２と、ＮＭＯＳからなる２つの転送トランジスタＮ３,Ｎ４とを有する。

電源電圧Ｖｄｄの供給線（ＶＤＤ１線）と基準電圧（例えば接地電圧）の供給線（ＶＳＳ線）との間に、負荷トランジスタＰ１と駆動トランジスタＮ１とが縦続接続されている。同様に、電源電圧Ｖｄｄの供給線（ＶＤＤ２線）とＶＳＳ線との間に、負荷トランジスタＰ２と駆動トランジスタＮ２とが縦続接続されている。
負荷トランジスタＰ２と駆動トランジスタＮ２はゲート同士が共に、負荷トランジスタＰ１と駆動トランジスタＮ１との接続点に接続され、これによりストレージノードＮＤ２を形成している。同様に、負荷トランジスタＰ１と駆動トランジスタＮ１はゲート同士が共に、負荷トランジスタＰ２と駆動トランジスタＮ２との接続点に接続され、これによりストレージノードＮＤ１を形成している。

転送トランジスタＮ３のソースとドレインの一方が、上記ストレージノードＮＤ１に接続され、他方がビット線ＢＬに接続され、ゲートがワード線ＷＬに接続されている。同様に、転送トランジスタＮ４のソースとドレインの一方が、上記ストレージノードＮＤ２に接続され、他方がビット補線（／ＢＬ）に接続され、ゲートがワード線ＷＬに接続されている。

図３は放射線入射の作用を説明するためのトランジスタの概略的な断面図である。このトランジスタの断面図は、図１に示すＳＲＡＭブロック２０１（特にＳＲＡＭセル１００）の第１導電型トランジスタと、論理回路ブロック２０２の第１導電型トランジスタとで共通する。以下、一例として、第１導電型がＮ型であることを前提とし、図２および図３を用いてＳＥＵの発生を説明する。

図２（Ａ）に示すようにＳＲＡＭセル１００は、放射線の入射前において、ストレージノードＮＤ１がハイレベルのビットデータ“1”を保持し、ストレージノードＮＤ２が反転データ“0”を保持している場合を想定する。
このデータ保持状態のＳＲＡＭセル１００に放射線が入射すると、特に、これが駆動トランジスタＮ１,Ｎ２に強く作用する。

以下、具体的に第１導電型（本例ではＮ型）の駆動トランジスタＮ１について説明する。
以下の説明は、放射線入射の前の保持データ（ビット線ＢＬ側から与えられたデータ）が“0”の場合に、“駆動トランジスタＮ１”の文言を“駆動トランジスタＮ２”に置き換えて読んでもＳＲＡＭセル１００に放射線が与える作用としては同じである。

図３に示すトランジスタが駆動トランジスタＮ１であるとする。駆動トランジスタＮ１は、ソース領域Ｓ、ドレイン領域Ｄ、ゲート電極Ｇを有している。
ソース領域Ｓとドレイン領域Ｄは、共にＮ型不純物が比較的高濃度に導入された第１導電型（Ｎ型）半導体領域である。ソース領域Ｓとドレイン領域Ｄは逆導電型、即ち第２導電型（Ｐ型）半導体領域１０１に形成されている。第２導電型半導体領域１０１は、Ｐ型半導体基板の一部、半導体基板に形成されたＰ型ウェル（Ｐウェル）のいずれでもよい。また、第２導電型半導体領域１０１がＰ型のＳＯＩ層でもよい。
ソース領域Ｓは基準電圧ＶＳＳで固定され、ドレイン領域ＤがストレージノードＮＤ１に接続されて正バイアスされている（図２参照）。

ゲート電極Ｇは、ソース領域Ｓとドレイン領域Ｄ間の第２導電型半導体領域１０１に対し、ゲート絶縁膜１０２を介して対向している。
ゲート電極ＧはストレージノードＮＤ２に接続され、図２（Ａ）に示す放射線入射時にゲート電極Ｇは、オン状態の駆動トランジスタＮ２を介して基準電圧ＶＳＳと同等の電位に固定されている。

図３に示すように正バイアスされているドレイン側の空乏層１０３Ｄが、ソース側の空乏層１０３Ｓより大きく延びている。放射線がこのドレイン側の空乏層１０３Ｄに作用すると、放射線の入射軌道に沿ってホール（正孔）とエレクトロン（電子）のペアが発生し、空乏層１０３Ｄも軌道に沿って延びる。一部の正孔と電子が再結合するが、再結合しきれない正孔と電子のペアが多量に発生する。このうち正孔は第２導電型半導体領域１０１に散逸し、電子はドレイン電界に引き寄せられて、ドレイン領域Ｄ側にドリフト（一部、拡散）によって移動する。このためドレイン電位が低下する。このドレイン電位の低下は、図２（Ａ）に示すＰＭＯＳトランジスタＰ１が自己バイアスでオン状態が強まることで補償しようとするが、放射線入射に起因した正孔と電子のペア発生が多量なため、補償しきれない場合がある。

その場合、図２（Ｂ）に示すように、ストレージノードＮＤ１の保持データが“1”から“0”に遷移する。そのため、駆動トランジスタＮ２がオン状態からオフ状態になり、負荷トランジスタＰ２がオフ状態からオン状態になる。その結果、図２（Ｃ）のように、ストレージノードＮＤ１の保持データが“0”で、ストレージノードＮＤ２の保持データが“1”といった、最初の保持データに対する論理反転エラー（ＳＥＵ）が発生する。

このようなＳＥＵの対策として、ＳＲＡＭブロック２０１に対して、パリティビットなどの誤り検出符号を用いたＥＣＣ回路の付加を行うことが望ましい。しかしながら、ＥＣＣ回路によるソフトエラー対策はＳＥＴに対して効果が余りない。そのため、発生するソフトエラーでＳＥＴが支配的な論理回路ブロック２０２に対してＥＣＣ回路による対策は効果が薄い。
そこで、本実施の形態では、図１に論理回路ブロック２０２にのみＳＥＴ対策を行っている。

メモリ回路部としては、図２に示すＳＲＡＭセルのように、２つのインバータが、入力と出力を互いにクロスカップリングさせている構成を基本とする。このような構成は、ラッチ回路などでも採用されている。

図４に、インバータを直列接続した構成を示す。この構成は、組み合わせ論理回路の基本構成としてよく知られている。機能としては、偶数段接続でバッファ、奇数段接続でインバータ（論理反転回路）となる。バッファやインバータは、論理制御のほかに、伝送信号の波形を整形する役目もある。
図４に示す（バッファ）回路を構成するインバータＩＮＶでは、ＮＭＯＳトランジスタＭＮとＰＭＯＳトランジスタＭＰが直列に接続されている。ＮＭＯＳトランジスタＭＮとＰＭＯＳトランジスタＭＰのゲートが共通接続されて、インバータＩＮＶの入力ノードを形成している。ＮＭＯＳトランジスタＭＮとＰＭＯＳトランジスタＭＰとの接続中点によって、インバータＩＮＶの出力ノードが形成されている。

図４に示す初段のインバータＩＮＶ１に放射線が入射すると、これが特にＮＭＯＳトランジスタＭＮに大きく作用し、そのドレイン電位を低下させる。このときＰＭＯＳトランジスタＭＰのソース電位も低下しようとするが、ソースが電源電圧Ｖｄｄで固定されているのでＰＭＯＳトランジスタＭＰのソース電位低下は殆ど生じない。

より詳細には、放射線入射によって図３で示し既に説明したドレイン電位低下が発生し、これにより図４（Ｂ）に示すように、インバータＩＮＶ１の出力が負に振られる。すると、ＰＭＯＳトランジスタＭＰのソースとドレイン間電圧が大きくなるのでＰＭＯＳトランジスタＭＰのオン状態が顕著となり、電源電圧Ｖｄｄの供給線から電荷が補償される。このため、インバータＩＮＶの出力低下は瞬時に回復する場合が多い。

図５（Ｂ）に、インバータＩＮＶ１の出力（ノード１）と、インバータＩＮＶ２の出力（ノード２）に出現する波形のシミュレーション結果を示す。図５（Ａ）は、図４（Ｂ）の回路を転記したものを示す。
図５に示すノード１の波形（破線）は、上述した理由から瞬時に電位が下がり、その後にゆっくりと回復している。
この負の電位変化（ノード１の波形）が次段のインバータＩＮＶ２に入ると、図５（Ｂ）に示すノード２の波形（実線）のように、単に反転するだけでなく、インバータＩＮＶ２で波形整形がなされる。このため、恰も正のパルスが信号として伝達されているかのような出力がインバータＩＮＶ２で発生する。この偽パルスは後段でさらに完全に近い矩形パルスとして波形整形されるため、以後、信号論理値が誤ってしまうことがある。
この偽パルスの発生は、他のインバータでも起こるため、タイミングが少しずつずれた無数の偽パルスが発生し、次々に伝送されることになる。

このようなインバータ等を基本構成とする組み合わせ論理回路では、伝送論理値が時間的に変化するため、あるノードでの論理の予測ができない。したがって、ＥＣＣ回路によるエラー訂正技術の適用が困難である。
このように非メモリ回路部、特に時間的に論理値が変化する、組み合わせ論理回路などの回路においてソフトエラー（特にＳＥＴ）の発生を如何にして抑制するかが、今後、ＬＳＩがさらに微細化できるかにとって重要である。

なお、ＳＥＵの場合、第１導電型領域（本例では、Ｎ型のドレイン領域Ｄ）の電位低下というミクロの現象はＳＥＴの場合と共通する。しかし、ＳＥＵの場合、メモリデータ保持のためのフィードバックループが存在するため、放射線起因の電位低下が次段の回路に、意図的にメモリからデータを出力しないかぎり自然に伝播することがない。ただし、特に半導体メモリセルは微細化が進展しているため、メモリ回路部におけるＳＥＵは、ＳＥＴの場合よりも小さな電荷量で出力の反転が生じるという放射線に対する敏感さが高い。

本実施の形態ではソフトエラー、特に回路的な対処が困難な（出来ても冗長度が許容範囲を超える）ＳＥＴ対策に関係する。
具体的に、論理回路ブロック２０２に含まれるＮ型トランジスタのチャネルが形成されるＰ型半導体領域（１０１）のＰ型不純物濃度が、ＳＲＡＭブロック２０１内のＮ型トランジスタのチャネルが形成されるＰ型半導体領域のＰ型不純物濃度より低い。

このことを一般化すると、次のごとくである。
『非メモリ回路部に含まれる第１導電型トランジスタのチャネルが形成される第２導電型半導体領域の第２導電型不純物濃度が、メモリ回路部に含まれる第１導電型トランジスタのチャネルが形成される第２導電型半導体領域の第２導電型不純物濃度より低い。』

第２導電型（ここではＰ型）不純物濃度は、第２導電型半導体領域１０１自体の濃度を通常の濃度より低く設定してもよい。
あるいは、第２導電型半導体領域１０１の形成直後には、その第２導電型（Ｐ型）不純物濃度を通常の濃度と同じとするが、その後のカウンタードープにより逆型の不純物（Ｎ型）を若干導入してもよい。

ここで「通常の濃度」とは、メモリ回路部（ＳＲＡＭブロック２０１）を含め、論理回路ブロック２０２以外の他の回路部において、同じトランジスタ閾値電圧を得る場合にプロセス条件から規定される濃度である。

なお、単に第２導電型半導体領域１０１のＰ型濃度を低くすると、トランジスタ閾値電圧も低くなる。一方で、微細化の進展により閾値電圧低下に伴うリーク電流増大も懸念される。
その場合、パワーゲートと称されるリーク低減のための停止動作制御技術を適用するか、他の閾値電圧向上のためのデバイスパラメータ変更で対処してもよい。例えば、ゲート電極材料変更、ソース不純物領域の最適化などによって、第２導電型半導体領域１０１の濃度を低くしても閾値電圧はそれほど下げなくても済むようにしてもよい。

第２導電型半導体領域１０１の第２導電型濃度（Ｐ型濃度）は、当該ＭＩＳトランジスタの寄生バイポーラトランジスタが容易にオンする程度まで下げることが望ましい。
以下、図６〜図９を用いて、寄生バイポーラトランジスタと、当該寄生バイポーラトランジスタに対するベース濃度低減効果（本発明適用の作用効果）とを説明する。

図６に示すように、ＭＩＳトランジスタの基板（またはウェル）内に寄生バイポーラトランジスタが形成されることがある。図６の場合、ソース領域Ｓとドレイン領域ＤがＮ型半導体領域、第２導電型半導体領域１０１がＰ型のＮチャネル型ＭＩＳトランジスタである。その場合、ソース領域Ｓを“コレクタ領域”、ドレイン領域Ｄを“エミッタ領域”、第２導電型半導体領域１０１を“ベース領域”とするＮＰＮ型のバイポーラトランジスタが形成される場合がある。
この寄生バイポーラトランジスタが放射線入射時にオンするならば、図６に破線で示すようにドレイン電位低下の要因となる電子を、オン状態の寄生バイポーラトランジスタによってソース領域Ｓに逃がすことができる。

しかし、通常のトランジスタは第２導電型半導体領域１０１の電位が上昇して寄生バイポーラトランジスタがオンしないようにラッチアップ対策が採られている。
本発明者は、ラッチアップ対策に影響しない程度に、あるいは、閾値電圧を大きく低下させない程度に、第２導電型半導体領域１０１のＰ型濃度を若干下げることが、ＳＥＴ発生防止に大きな効果があることを見出した。

図７〜図９は、Ｐ濃度低減によるＳＥＴ抑制効果を示す図やグラフである。
第２導電型半導体領域１０１のＰ濃度低減によって、図８にシミュレーション結果を示すように、ベース幅が大きく低下する。既に十分微細化されている現行スケールの微細ＭＯＳトランジスタにおいて、第２導電型半導体領域１０１のＰ濃度を若干低下させると、ソースとドレインからの空乏層が第２導電型半導体領域１０１内に大きく伸びる。Ｐ濃度を若干低下させるだけで、ベース幅を数分の１にまで低減できる。

また、図７（Ａ）と（Ｂ）に示すように、対策前のゲート直下のＰウェル領域（ベース領域）のエミッタやコレクタに対する電位障壁が低下する。
この２つの理由から、第２導電型半導体領域１０１のＰ濃度を若干下げるだけで、寄生バイポーラトランジスタがオンする。このとき、電子は形成されたトランジスタチャネルを通ってエミッタ（ドレイン領域Ｄ）からコレクタ（ソース領域Ｓ）に排出される。一方、正孔は、より基板深部側を通ってコレクタ（ソース領域Ｓ）、ベース（第２導電型半導体領域１０１）、エミッタ（ドレイン領域Ｄ）へと流れる。

図９は、電源電圧に対するＳＥＴ発生率を、対策前（通常）と対策後とで比較するグラフである。
このグラフに示す結果から、第２導電型半導体領域１０１のＰ濃度を若干、変化させるだけで、ＳＥＴ発生率は２〜３桁と大きく低減することができる。

以上の本実施の形態によれば、第１導電型トランジスタ（ＮＭＯＳトランジスタ）のゲート直下の第２導電型半導体領域部分をベースとする寄生バイポーラトランジスタがオンする。このため、ＮＭＯＳトランジスタのドレインに流れ込んだ電子をソースに逃がすことができる。

この寄生バイポーラトランジスタが、放射線入射時に導通しやすいように第２導電型半導体領域１０１のＰ型濃度を、予め設定している。
具体的に、寄生バイポーラトランジスタの能力を上昇させるために、第２導電型半導体領域１０１のチャネルドープを調整するとよい。あるいは、カウンタードープを行ってもよい。
ＮＭＯＳトランジスタの形成時に、通常、第２導電型半導体領域１０１の表面部分（チャネル形成領域）にアクセプタをドーピングする。このアクセプタのドーピングは、通常、チャネルを欠陥が多い基板表面から若干深くに位置させるため、あるいは、閾値電圧調整のために行うことが多く、既存のプロセスである。本実施の形態では、この既存のプロセスにおいて、ドープ濃度を若干、通常より低くすることで、寄生バイポーラトランジスタの能力を上昇させる。
そのため、面積や能力の損失、さらには、工程数やコストの増加なしに、効果的にソフトエラー（特にＳＥＴ）を抑制することが可能となる。

実際に実験したところ、ソフトエラー発生率を２〜３桁抑えることが出来ている。
なお、ＳＥＴに対して効果を確認したが、チャネルドーピングプロファイルを調節することでＳＥＵに対しても効果を発揮させることは可能である。

本実施の形態では、第１導電型トランジスタのチャネルが形成される領域の第２導電型不純物濃度を相対的に低くすることを、図１に示す非メモリ回路部、特に論理回路ブロック２０２のみに適用している。これは、デバイス全体で見た場合、ＳＲＡＭに対しては上記濃度低減の効果が見込めないため、効果がより大きい回路部分に適用したものである。その結果、半導体集積回路２００Ａ全体に本発明を適用するよりも、回路特性の変更の影響を最小限にできるという利点が得られる。

＜２．第２の実施の形態＞
第２の実施の形態（および次の第３の実施の形態）は、チャネル形成領域（寄生バイポーラトランジスタのベース領域）となる第２導電型半導体領域の第２導電型濃度を若干、通常より低くすることの適用範囲を、さらに限定することが望ましい場合の例を説明する。

図１０は、第２の実施の形態に関わる半導体集積回路の概略ブロック図である。
図１０に示す半導体集積回路２００Ｂは、ＳＯＣチップ構成において、「メモリ回路部」としてのＳＲＡＭブロック２０１と、「非メモリ回路部」としての論理回路(Logic)ブロック２０２とを含むこと自体は、図１に示す構成と共通する。
図１０では、論理回路ブロック２０２が、例えばフリップフロップ回路（ＦＦ）を主構成とする順序論理回路２０２Ａと、図４や図５に示す直列接続のインバータＩＮＶ等を主構成とする組み合わせ論理回路２０２Ｂとに区分できる。

第２の実施の形態では、第１導電型トランジスタのチャネルが形成される領域の第２導電型不純物濃度を相対的に低くすることを、組み合わせ論理回路２０２Ｂにのみ適用する。
なぜなら、論理回路ブロック２０２内のうち、フリップフロップ回路ＦＦなどのデータ保持回路は、図２に示すＳＲＡＭセル１００と同様に、基本構成が複数の反転論理ゲート回路の組み合わせとなる。用いることができる反転論理ゲート回路は、インバータのほか、ＮＡＮＤ、ＮＯＲ、ＥＯＲ等の各種、論理反転型のゲート回路である。したがって、ＳＥＴではなくＳＥＵが発生する。よって、第２導電型不純物濃度を相対的に低くする対策は効果が薄い。そのため、論理回路ブロック２０２の中でも、データ保持を行う部分が少ない組み合わせ論理回路２０２Ｂのみに本発明を適用することが望ましい。

図１１に、組み合わせ論理回路２０２Ｂとフリップフロップ回路ＦＦとの接続例を示す。
図１１に示す例では、組み合わせ論理回路２０２Ｂは、ある所望の論理演算を実行する回路である。このような論理演算回路では、機能回路ブロックごとに、その入力部、出力部あるいは段間にフリップフロップ回路ＦＦが多数配列される。
各フリップフロップ回路ＦＦは、そのクロック入力（“＞ＣＫ”と表記）にクロック信号が与えられる。

また、クリア信号、プリセット信号、あるいは、フリップフロップ回路ＦＦの種類によってはイネーブル信号などの制御信号も各フリップフロップ回路ＦＦに与えられる。
クリア信号は、次段の組み合わせ論理回路２０２Ｂの入力をリセットする場合に利用される。プリセット信号は、ある所定の論理を次段に入力したい場合や、論理入出力の分岐等に利用できる。イネーブル信号は動作制御に利用される。

このような構成によって、論理ブロック間を伝達される論理値の配列において同期をとり、また、論理値の途中変更が可能となるため、正しい論理演算のためには、かかる構成が採用されることは一般的である。

しかし、フリップフロップ回路ＦＦにＳＥＴ対策をしても無用な変更となる不利益が大きいことも予想される。
したがって、本実施の形態では、ＳＥＴ対策として効果が大きい組み合わせ論理回路２０２Ｂにのみ、第２導電型不純物濃度を相対的に低くする対策を施している。

ＳＥＴの抑制自体は、第１の実施の形態と同様であり、その点に関する効果も第１の実施の形態と同様に得られる。
なお、順序論理回路２０２Ａ、特にフリップフロップ回路ＦＦは、データを一時的にでも記憶する回路であるため「メモリ回路部」の範疇に入れてもよい。その場合、第２の実施の形態は、第１の実施の形態で述べた『非メモリ回路部に、第２導電型不純物濃度を相対的に低くする対策を施した』場合の一例を示すものとなる。

＜３．第３の実施の形態＞
図１２は、第３の実施の形態に関わる半導体集積回路の概略ブロック図である。
図１２に示す半導体集積回路２００Ｃは、ＳＯＣチップ構成において、「メモリ回路部」としてのＳＲＡＭブロック２０１と、「非メモリ回路部」としての論理回路(Logic)ブロック２０２とを含むこと自体は、図１および図１０に示す構成と共通する。また、論理回路ブロック２０２が、順序論理回路２０２Ａと組み合わせ論理回路２０２Ｂとを含むことは図１０に示す構成と共通する。

図１２では、組み合わせ論理回路２０２Ｂが、さらに、論理演算部２０２Ｂ１（図１１に示す組み合わせ論理回路２０２Ｂ）と、フリップフロップ回路ＦＦに与える信号の供給回路部（信号供給部２０２Ｂ２）とに区分できる。信号供給部２０２Ｂ２は、「クロック供給回路」または「制御信号供給回路」の例に該当する。

第３の実施の形態では、第１導電型トランジスタのチャネルが形成される領域の第２導電型不純物濃度を相対的に低くすることを、組み合わせ論理回路２０２Ｂのうち、信号供給部２０２Ｂ２にのみ適用する。
なぜなら、組み合わせ論理回路２０２Ｂ内のうち、論理演算部２０２Ｂ１は、データを一時的に保持する回路が存在しないとも限らないし、また、論理演算ゲートを多数組み合わせてデータ保持回路を形成する場合もある。これに対し、信号供給部２０２Ｂ２は、信号遅延を低減し、あるいは、調整する機能をもつため主にバッファ回路の集合である場合が多い。そのため、本発明の適用の効果がもっとも大きい。

第１導電型トランジスタのチャネルが形成される領域の第２導電型不純物濃度を相対的に低くすること自体は、他のトランジスタや回路特性に影響が出ない範囲で行うことが望ましい。しかし、第２導電型不純物濃度を相対的に低くする程度をある程度大きくしないとＳＥＴ対策として十分でない場合もある。そのような場合、第３の実施の形態のように、効果が得られる回路部分を限定することで、他への影響回避とのバランスをとることが可能である。

信号供給部２０２Ｂ２は、特にＳＥＴに弱いのがフリップフロップ回路ＦＦにクロック信号を伝達するバッファや、非同期の信号（クリア信号、プリセット信号）を伝達するバッファである。このため、これらに対して本実施の形態のＳＥＴ対策を施すことによって、効率的に回路全体のソフトエラー耐性を上げることができる。

ＳＥＴの抑制自体は、第１の実施の形態と同様であり、その点に関する効果も第１の実施の形態と同様に得られる。
また、第２導電型不純物濃度を相対的に低くする程度に軽重をつけてもよい。つまり、信号供給部２０２Ｂ２の不純物濃度を一番下げて、論理演算部２０２Ｂ１の不純物濃度の低下の程度は信号供給部２０２Ｂ２より軽くしてもよい。

＜４．変形例＞
この発明は、論理回路の最小単位であるＭＩＳトランジスタの構造に対して適用するものであるため、組み合わせ回路を利用するほとんど全ての論理回路に対して適用可能である。
また、上記第１〜第３の実施の形態では、説明の都合上、ＮＭＯＳトランジスタを例に挙げた。しかし、ＰＭＯＳトランジスタ起因のＳＥＴの場合も全く同様に、ＳＥＴ発生を回避または抑制可能である。どちらを適用するのが効果的か、あるいは両方適用させるかはデバイステクノロジーによって変わってくる。
また、メモリ回路部はＳＲＡＭを例としたが、他のデータ保持型のメモリであってもよい。

以上の第１〜第３の実施の形態および変形例によれば、組み合わせ論理回路を中心にソフトエラー耐性が劇的に良くなる。
あるいは、既に対策済みの製品に対して、対策を本発明に置き換えることで、回路素子を簡略化することができ、結果として、製品のソフトエラー対策コストを非常に下げることができる。
特に、クロック信号やクリア信号等を中継するバッファ回路に対しては、ＳＥＴの発生が即エラーに結びつくため、本発明適用の意義が高い。

２００Ａ〜Ｃ…半導体集積回路、２０１…ＳＲＡＭブロック、２０２…論理回路ブロック、２０２Ａ…順序論理回路、２０２Ｂ…組み合わせ論理回路、２０２Ｂ１…論理演算部、２０２Ｂ２…信号供給部、１００…ＳＲＡＭセル、Ｎ１,Ｎ２…駆動トランジスタ、１０１…第２導電型半導体領域、Ｓ…ソース領域、Ｄ…ドレイン領域

Claims (9)

1. データを保持するメモリ回路部と、
   メモリ回路部以外のデータを保持しない非メモリ回路部と
   が半導体基板に形成され、
   前記非メモリ回路部が、
   入力論理値の組み合わせによって出力論理値が決まる組合せ論理回路と、
   入力論理値の時系列変化に応じて出力論理値が決まる順序論理回路と、
   を含み、
   前記非メモリ回路部に含まれる前記組合せ論理回路の第１導電型トランジスタのチャネルが形成される、半導体基板表面部の第２導電型半導体領域の第２導電型不純物濃度が、前記メモリ回路部および前記順序論理回路に含まれる第１導電型トランジスタのチャネルが形成される、半導体基板表面部の他の第２導電型半導体領域の第２導電型不純物濃度より低い
   半導体集積回路。
2. 前記非メモリ回路部が、
   前記順序論理回路としてのフリップフロップ回路と、
   前記フリップフロップ回路に対しクロック信号を供給する前記組合せ論理回路としてのクロック供給回路と、
   を含み、
   前記クロック供給回路に含まれる第１導電型トランジスタのチャネルが形成される、半導体基板表面部の第２導電型半導体領域の第２導電型不純物濃度が、前記メモリ回路部および前記フリップフロップ回路に含まれる第１導電型トランジスタのチャネルが形成される、半導体基板表面部の他の第２導電型半導体領域の第２導電型不純物濃度より低い
   請求項１に記載の半導体集積回路。
3. 前記クロック供給回路はクロックパルス波形を整形するバッファ回路を含み、
   前記クロック供給回路に含まれる回路のうち、少なくとも前記バッファ回路において、第１導電型トランジスタの前記第２導電型不純物濃度が、前記メモリ回路部および前記フリップフロップ回路に含まれる第１導電型トランジスタの前記他の第２導電型不純物濃度より低い
   請求項２に記載の半導体集積回路。
4. 前記非メモリ回路部が、前記フリップフロップ回路に対しクリア信号、プリセット信号の少なくとも一方を供給する制御信号供給回路を、さらに含み、
   前記クロック供給回路および前記制御信号供給回路に含まれる第１導電型トランジスタのチャネルが形成される前記第２導電型半導体領域の第２導電型不純物濃度が、前記メモリ回路部および前記フリップフロップ回路に含まれる第１導電型トランジスタのチャネルが形成される前記他の第２導電型半導体領域の第２導電型不純物濃度より低い
   請求項２に記載の半導体集積回路。
5. 前記制御信号供給回路はクリア信号またはプリセット信号の波形を整形するバッファ回路を含み、
   前記制御信号供給回路に含まれる回路のうち、少なくとも前記バッファ回路において、第１導電型トランジスタの前記第２導電型不純物濃度が、前記メモリ回路部および前記フリップフロップ回路に含まれる第１導電型トランジスタの前記他の第２導電型不純物濃度より低い
   請求項４に記載の半導体集積回路。
6. 前記非メモリ回路部が、
   前記順序論理回路としてのフリップフロップ回路と、
   前記フリップフロップ回路に対しクリア信号、プリセット信号の少なくとも一方を供給する前記組合せ論理回路としての制御信号供給回路と、
   を含み、
   前記制御信号供給回路に含まれる第１導電型トランジスタのチャネルが形成される前記第２導電型半導体領域の第２導電型不純物濃度が、前記メモリ回路部および前記フリップフロップ回路に含まれる第１導電型トランジスタのチャネルが形成される前記他の第２導電型半導体領域の第２導電型不純物濃度より低い
   請求項１に記載の半導体集積回路。
7. 前記制御信号供給回路はクリア信号またはプリセット信号の波形を整形するバッファ回路を含み、
   前記制御信号供給回路に含まれる回路のうち、少なくとも前記バッファ回路において、第１導電型トランジスタの前記第２導電型不純物濃度が、前記メモリ回路部および前記フリップフロップ回路に含まれる第１導電型トランジスタの前記第２導電型不純物濃度より低い
   請求項６に記載の半導体集積回路。
8. 前記メモリ回路部に含まれる第１導電型トランジスタのチャネルが形成される前記第２導電型半導体領域が第１ウェルであり、
   前記非メモリ回路部に含まれる第１導電型トランジスタのチャネルが形成される前記他の第２導電型半導体領域が第２ウェルであり、
   前記第２ウェルの第２導電型不純物濃度が、前記第１ウェルの第２導電型不純物濃度より低い
   請求項１から７の何れか一項に記載の半導体集積回路。
9. 前記メモリ回路部に含まれる第１導電型トランジスタのチャネルが形成される前記他の第２導電型半導体領域と、前記非メモリ回路部に含まれる第１導電型トランジスタのチャネルが形成される前記第２導電型半導体領域とが、それぞれ第２導電型ウェルであり、
   前記非メモリ回路部に含まれる第１導電型トランジスタのチャネルが形成される第２導電型ウェルに対して、チャネルが形成される部分に第１導電型不純物がカウンタードープされ、
   前記メモリ回路部に含まれる第１導電型トランジスタのチャネルが形成される第２導電型ウェルに対しては前記カウンタードープがされていない
   請求項１から７の何れか一項に記載の半導体集積回路。

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